淺談soc技術(shù)的應(yīng)用與發(fā)展(編輯修改稿)
2024-07-14 19:14 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 變革。例如維特比算法、小波變換等技術(shù)都對(duì)集成電路設(shè)計(jì)技術(shù)的發(fā)展起到了非常重要的作用。目前神經(jīng)網(wǎng)絡(luò)、模糊系統(tǒng)理論正在發(fā)展。利用新理論構(gòu)造新的算法是今后片上系統(tǒng)SOC設(shè)計(jì)領(lǐng)域的重要研究課題之一。在電路系統(tǒng)結(jié)構(gòu)方面，由于射頻、存儲(chǔ)器件加入到SOC，使得SOC的電路系統(tǒng)結(jié)構(gòu)和工藝已經(jīng)不是傳統(tǒng)的結(jié)構(gòu)。因此需要發(fā)展更靈巧的新型電路結(jié)構(gòu)。為實(shí)現(xiàn)粘連邏輯，需要對(duì)新的邏輯陣列技術(shù)做系統(tǒng)、深入的研究。四、SOC芯片技術(shù)發(fā)展面臨的問(wèn)題近幾年來(lái)，世界各國(guó)雖然推出多種SOC，但是SOC產(chǎn)業(yè)還是處于起步發(fā)展階段，存在著若干需要解決的問(wèn)題。雖然目前SOC存在上述這些需解決的問(wèn)題，但是它畢竟是一顆含苞未放的花蕾，不久便會(huì)結(jié)出碩果。1．SOC制造商與用戶的關(guān)系。芯片制造商在構(gòu)思新品時(shí)就要讓用戶參與。在SOC設(shè)計(jì)時(shí)，要早期超前與用戶共同商量和研究，這就涉及一個(gè)高度信任的問(wèn)題，為了做好用戶的保密工作，有的公司安排不同的設(shè)計(jì)組，并指定專人與用戶接觸，不得隨意擴(kuò)散。今天，芯片制造商之間的競(jìng)爭(zhēng)不僅來(lái)自對(duì)手也將來(lái)自用戶。因?yàn)橛脩粢涯茏约涸O(shè)計(jì)并通過(guò)代加工得到所需的IC。2．缺乏復(fù)合型人才。SOC的設(shè)計(jì)實(shí)際上是一個(gè)系統(tǒng)的設(shè)計(jì)，要求設(shè)計(jì)者具有寬廣和專門(mén)的知識(shí)，既要具有模擬電路專長(zhǎng)，又要具有數(shù)字電路特長(zhǎng):要具有豐富軟件知識(shí)。目前世界上各大半導(dǎo)體公司都深深感到設(shè)計(jì)SOC人才的匾乏，連IC發(fā)源地硅谷的各大公司也感到綜合技術(shù)人才的嚴(yán)重短缺。3．EDA工具的能力。目前EDA工具還不夠成熟，其處理能力己跟不上SOC工藝的發(fā)展，未能充分發(fā)揮SOC的性能。設(shè)計(jì)優(yōu)化和高效率的IP表達(dá)法將是EDA產(chǎn)業(yè)未來(lái)應(yīng)解決的問(wèn)題。而面向不同系統(tǒng)的軟件和硬件的功能劃分理論支撐軟、硬件的協(xié)同設(shè)計(jì)，其中不同的系統(tǒng)涉及各種計(jì)算機(jī)系統(tǒng)、通信系統(tǒng)、數(shù)據(jù)壓縮解壓縮和加密解密系統(tǒng)等4．IP兼容性與多樣化?，F(xiàn)行標(biāo)準(zhǔn)能否兼容以前設(shè)計(jì)的IP，如何使用其它公司開(kāi)發(fā)的IP，能否制訂出一個(gè)IP設(shè)計(jì)和再利用的國(guó)際標(biāo)準(zhǔn)等問(wèn)題都有待于進(jìn)一步解決。另外，在綜合不同來(lái)源的IP時(shí)，邏輯綜合軟件由于不能改變硬IP模塊的內(nèi)部邏輯與時(shí)序，使整個(gè)芯片的速度面積比及時(shí)序預(yù)算不能達(dá)到最佳值，最終影響芯片的整個(gè)性能。目前，IP處以緊缺狀態(tài)，急需的IP核有：AD/DA類IP核；數(shù)字家電類IP核，如JPEG，M PEG2編解碼器；移動(dòng)通信類IP核，如卷積碼、Turbo碼編譯碼器、Reed Solomon編譯碼器、Blue tooth；信息處理類IP核，如高性能FFT0 I FFT(快速傅里葉變換和反變換)、正變換和反變換組合在一起的離散余弦變換器、DES加密解密處理器。5．測(cè)試、封裝與散熱更高的要求。SOC芯片內(nèi)部非常復(fù)雜，研發(fā)制造的技術(shù)一直處于持續(xù)改進(jìn)的狀態(tài)，涉及數(shù)字和模擬電路的綜合測(cè)試，測(cè)試技術(shù)難度較大，使得系統(tǒng)芯片(SOC)的測(cè)試成本幾乎占芯片成本的一半，因此未來(lái)集成電路測(cè)試面臨的最大挑戰(zhàn)是如何降低測(cè)試成本。SOC芯片中在測(cè)試上遇到前所未有的難題有：晶體管的數(shù)目越來(lái)越多；為了符合顧客的需求，芯片所提供的功能越來(lái)越多；各個(gè)不同功能模塊運(yùn)作的頻率往往不同；各功能模塊所使用的電壓也可能不同；各功能模塊的測(cè)試原理也不相同；如何能有效進(jìn)行SOC芯片的測(cè)試工作，是學(xué)術(shù)界、產(chǎn)業(yè)界與各個(gè)研究單位都在努力解決的問(wèn)題。另一個(gè)要解決的問(wèn)題是提高模擬電路的測(cè)試速度。由于集成度不斷提高，引線間距過(guò)窄，會(huì)增加封裝難度，從而增加封裝成本；由于電路集成度過(guò)高，布線層數(shù)增多，必須解決散熱技術(shù)問(wèn)題。五、SOC芯片技術(shù)的新發(fā)展為了提高系統(tǒng)性能、降低功耗，SOC產(chǎn)品目前正在大行其道，但芯片體積和開(kāi)發(fā)成本卻遇到了強(qiáng)大的障礙。一些半導(dǎo)體供應(yīng)商正在考慮一項(xiàng)新的技術(shù)SIP( System in a package)，希望能取代倍受爭(zhēng)議的SOC產(chǎn)品。SIP技術(shù)是將多個(gè)IC以及所需的分立和無(wú)源器件集成在一個(gè)封裝內(nèi)，形成的模塊化標(biāo)準(zhǔn)產(chǎn)品可以像普通的器件一樣在電路板上進(jìn)行組裝。在SOC產(chǎn)品中只有一個(gè)小片(die)，SIP則包括多個(gè)堆疊在一起的小片，或?qū)⒍鄠€(gè)stacks整合在同一個(gè)襯底(substrate)上。這種高密度的封裝技術(shù)與傳統(tǒng)的采用分立和無(wú)源器件的設(shè)計(jì)相比，可顯著改善性能，有些專家甚至預(yù)計(jì)，系統(tǒng)性能的改善程度會(huì)超過(guò)SOC產(chǎn)品。在多媒體和其他一些對(duì)于數(shù)據(jù)速率要求很高的應(yīng)用中，存儲(chǔ)帶寬是一個(gè)關(guān)鍵的指標(biāo)，PCB上銅互連往往對(duì)于數(shù)據(jù)的傳輸形成阻礙，而不同的是，SIP可提供高密度的數(shù)據(jù)通道，即單位板面積的數(shù)據(jù)通道更多。另外，目前市場(chǎng)火熱的手機(jī)等混合信號(hào)產(chǎn)品，需要數(shù)字、模擬和RF技術(shù)彼此之間可靠地?zé)o縫連接，但現(xiàn)實(shí)是，敏感的RF部分更加容易受到數(shù)字部分的電磁干擾SOC產(chǎn)品中各個(gè)電路部分是在同一襯底，由于輻射等原因形成襯底禍合，需要更加可靠的設(shè)計(jì)技術(shù)和濾波技術(shù)。而SIP則通過(guò)將RF和其他電路進(jìn)行分離，在各個(gè)不同的電路部分形成一個(gè)物理隔層，最大程度地減少彼此之間的電磁干擾?？梢?jiàn)SIP綜合
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