動(dòng)態(tài)局部可重構(gòu)ppt課件(編輯修改稿)
2025-06-02 12:08 本頁面
【文章內(nèi)容簡(jiǎn)介】 )和固定模塊 (功能不變不能實(shí)現(xiàn)重構(gòu)的區(qū)域 )。 軟硬件平臺(tái) ? Xilinx ISE的 ProjectNavigator，直接將硬件描述語言綜合、繪制、布局、布線從而產(chǎn)生下載文件，整個(gè)過程已經(jīng)進(jìn)行了優(yōu)化，不能實(shí)現(xiàn)動(dòng)態(tài)可重構(gòu)。必須使用 ISE的單獨(dú)工具 Constraints Editor， Floorplanner， FPGA Editor，iMPACT等來實(shí)現(xiàn)可重構(gòu)，在此軟硬件基礎(chǔ)上就可以進(jìn)行 FPGA的動(dòng)態(tài)可重構(gòu)研究了。 ? Xilinx ISE已經(jīng)更新到第四代部分重配置功能，可以在 FPGA運(yùn)行的情況下，加載部分 bit文件，而改變其功能，這能大幅擴(kuò)展 FPGA 的功能，因?yàn)榘? BRAM、 DSP模塊和 IO等在內(nèi)的幾乎 FPGA 所有資源都是可重配置的。除了減小可編程系統(tǒng)的尺寸、重量、功耗和成本之外，部分重配置技術(shù)還能支持多種不同的高級(jí) FPGA 應(yīng)用，如設(shè)計(jì)安全性和加速可配置計(jì)算等新技術(shù)。 ? ISE 部分重配置流程現(xiàn)在可利用 Xilinx業(yè)經(jīng)驗(yàn)證的 PlanAhead? 工具及分區(qū)技術(shù)來實(shí)現(xiàn)時(shí)序收斂、設(shè)計(jì)管理與平面規(guī)劃和設(shè)計(jì)保存功能。構(gòu)建可重配置設(shè)計(jì)的全部細(xì)節(jié)都在 PlanAhead 環(huán)境中管理，而 ISE Partitions則確保多種設(shè)計(jì)配置常見的邏輯和布線（靜態(tài)的和可重配置的）絕對(duì)相同。 ? 這種靈活的工作環(huán)境加強(qiáng)了用戶控制，改進(jìn)了對(duì)其他自動(dòng)化特性的訪問，如網(wǎng)表分區(qū)和 CORE Generator? IP 流程等。面向 VirtexVirtex5 和 Virtex6 LXT/CXT FPGA 設(shè)計(jì)的部分重配置得到 ISE 版本軟件的支持，而對(duì) Virtex6 HXT/SXT FPGA 系列的支持將分別隨 版本和 。 FPGA基礎(chǔ) ? 島狀模型上個(gè)世紀(jì) 80年代末由 Jonason Jose等首先提出的一種 FPGA設(shè)計(jì)架構(gòu)。 ? 這種 FPGA架構(gòu)的特點(diǎn)就是結(jié)構(gòu)簡(jiǎn)單，映射模型標(biāo)準(zhǔn)化以及對(duì)實(shí)際設(shè)計(jì)的邏輯資源需求的預(yù)見性強(qiáng)。 ? 目前， Xinlinx公司提供的 FPGA芯片以及其提供的動(dòng)態(tài)插入技術(shù)(DynamicHardware Plugin)可以實(shí)現(xiàn)可重構(gòu)系統(tǒng)的設(shè)計(jì)。 ? 大多數(shù) FPGA都是基于 SRAM查找表結(jié)構(gòu)，但是 SRAM的各單元能夠單獨(dú)訪問配置，它們的功能互不影響，因而具有部分重構(gòu)的特征。 VirtexII系列 FPGA基本結(jié)構(gòu)（島型） IOB：輸入輸出模塊 CLB：可配置邏輯功能塊， 每個(gè)邏輯塊被布線軌道包圍 CB：可編程連接開關(guān) （連接塊） SB：可編程布線開關(guān) （開關(guān)塊） CLB與 CB 短線 SB與 SB 長(zhǎng)線 可配置邏輯功能塊（ CLB）的結(jié)構(gòu) CLB 據(jù) LUT的輸出是否通過寄存器，基本邏輯元素輸出可以是寄存器類型或不寄存類型。這樣可以實(shí)現(xiàn)各種各樣的組合電路或者時(shí)序邏輯。 基本邏輯元素 BLE 基于 SRAM的 FPGA三種可編程開關(guān) FPGA的可編程通過三種方式來實(shí)現(xiàn)，使用最多的是利用 SRAM單元 來控制傳輸門、多路選擇器和三態(tài)緩沖器把可編程布線和邏輯塊配置成所需要的形式。大多數(shù)的 Xilinx FPGA、 Altera器件、 Actel FPGA、 Lucent技術(shù) FPG
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