動態(tài)局部可重構(gòu)ppt課件-文庫吧資料
2025-05-12 12:08本頁面
【正文】 圍 CB：可編程連接開關(guān) （連接塊） SB：可編程布線開關(guān) （開關(guān)塊） CLB與 CB 短線 SB與 SB 長線 可配置邏輯功能塊（ CLB）的結(jié)構(gòu) CLB 據(jù) LUT的輸出是否通過寄存器，基本邏輯元素輸出可以是寄存器類型或不寄存類型。 ? 目前， Xinlinx公司提供的 FPGA芯片以及其提供的動態(tài)插入技術(shù)(DynamicHardware Plugin)可以實現(xiàn)可重構(gòu)系統(tǒng)的設(shè)計。 FPGA基礎(chǔ) ? 島狀模型上個世紀(jì) 80年代末由 Jonason Jose等首先提出的一種 FPGA設(shè)計架構(gòu)。 ? 這種靈活的工作環(huán)境加強了用戶控制，改進(jìn)了對其他自動化特性的訪問，如網(wǎng)表分區(qū)和 CORE Generator? IP 流程等。 ? ISE 部分重配置流程現(xiàn)在可利用 Xilinx業(yè)經(jīng)驗證的 PlanAhead? 工具及分區(qū)技術(shù)來實現(xiàn)時序收斂、設(shè)計管理與平面規(guī)劃和設(shè)計保存功能。 ? Xilinx ISE已經(jīng)更新到第四代部分重配置功能，可以在 FPGA運行的情況下，加載部分 bit文件，而改變其功能，這能大幅擴(kuò)展 FPGA 的功能，因為包括 BRAM、 DSP模塊和 IO等在內(nèi)的幾乎 FPGA 所有資源都是可重配置的。 軟硬件平臺 ? Xilinx ISE的 ProjectNavigator，直接將硬件描述語言綜合、繪制、布局、布線從而產(chǎn)生下載文件，整個過程已經(jīng)進(jìn)行了優(yōu)化，不能實現(xiàn)動態(tài)可重構(gòu)。 Xilinx發(fā)布的兩個動態(tài)局部重構(gòu)的方法 ? 基于差異（ Differencebased）的局部可重構(gòu)設(shè)計：只是比較重構(gòu)前后的電路差別，產(chǎn)生一個只包含重構(gòu)前后設(shè)計差別的比特流。 ? 局部重構(gòu)： 對重構(gòu)器件或系統(tǒng)的局部重新配置 ， 與此同時 ， 其余局部的工作狀態(tài)不受影響 。 ? 全局重構(gòu) ： 對 FPGA 器件或系統(tǒng)能且只能進(jìn)行全部的重新配置 。 ? 動態(tài)系統(tǒng)結(jié)構(gòu)的 FPGA 具有緩存邏輯 (Cache Logic) ， 在外部邏輯的控制下 ， 通過緩存邏輯對芯片邏輯進(jìn)行全局或局部的快速修改 ， 通過有控制重新布局布線的資源配置來加速實現(xiàn)系統(tǒng)的動態(tài)重構(gòu) 。它們的功能互不影響，因而具有部分重構(gòu)的特征。 ? FPGA內(nèi)部配置信息對稱，即在任何時刻、任何通用的基本邏輯功能可以配置于器件地任何一個位置，運用模型組合去實現(xiàn)設(shè)計中的復(fù)雜功能。 ? 設(shè)計思想： 按功能或時序?qū)⒄w分解為不同的組合，并根據(jù)實際需要，可在系統(tǒng)運行中對電路功能進(jìn)行動態(tài)配置 ,分時對芯片進(jìn)行動態(tài)重構(gòu)，器件外部特征不變，而內(nèi)部邏輯時間上交替變換， 以小規(guī)模硬件邏輯資源來實現(xiàn)大規(guī)模系統(tǒng)時序功能 ，共同在時間空間上構(gòu)成系統(tǒng)整體邏輯功能。對于邏輯門、觸發(fā)器這些基本的邏輯單元來說，它們都工作在 bit級，因此細(xì)粒度的重構(gòu)操作都是屬于 bit級的操作，相當(dāng)具有靈活性，能夠更好的控制重構(gòu)過程，但配置數(shù)據(jù)多，配置時間長。總線級的操作方式非常高效，適合計算密集型的應(yīng)用。 ? 可重構(gòu)系統(tǒng)大致可以分為兩類： ? 粗粒度 ：基核單元為乘法器、算術(shù)邏輯單元 ALU等完整功能單元。 典型的 FPGA動態(tài)可重構(gòu)原理示意圖。 ? FPGA 動態(tài)可重構(gòu)技術(shù)則是通過資源的
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