【文章內(nèi)容簡介】 ogic Array） PLA（可編程邏輯陣列）中的 與陣列、或陣列均可被編程 。與陣列和或陣列中每條線的交點均可由編程決定連接或不連接?？梢?PLA的與陣列并不固定產(chǎn)生輸入變量的全部最小項，其芯片面積使用效率高于 PROM。 PLA、 PAL、 GAL 圖 2 2 PLA A1 A0 F1 F0 與陣列 或陣列 用 PLA實現(xiàn)組合邏輯函數(shù)時，需要將函數(shù)表達式 化簡 為最簡與或式，多輸出情況時，也要 盡量利用公共的乘積項 。這些優(yōu)化設(shè)計使得 EDA綜合器中的軟件算法較為復(fù)雜。 由于在結(jié)構(gòu)上需保證與陣列或陣列均可被編程， PLA器件的 運行速度也受到了一定的限制 。 習(xí)題 711 基于如圖 PLA實現(xiàn)題表 2線 4線譯碼器電路。 解 711：根據(jù)題表 72給出的 2位 4線的譯碼功能，譯碼輸出的表達式如下， PLA的實現(xiàn)如題 711解圖所示。 PAL（ Programmable Array Logic） PAL（可編程陣列邏輯）有以下主要特點： 1. 與陣列可編程，或陣列固定 。 2. 器件中增加了觸發(fā)器，使 PAL可實現(xiàn)時序邏輯。 圖 2 PAL F1 F0 A1 A0 與陣列 或陣列 例 基于圖 PAL實現(xiàn)可控加減法模 6計數(shù)器 (自然二進制碼規(guī)律 )。 解：可設(shè)一輸入控制信號 A，A為邏輯 0時進行加計數(shù)， A為 1時進行減計數(shù)。狀態(tài)轉(zhuǎn)移表如表 。 根據(jù)表 Q2n+ Q1n+1 、 Q0n+1的卡諾圖?；喐骺ㄖZ圖 (過程略 )得到各 D觸發(fā)器輸入信號的表達式 以編程連接符號“ ?”將式 ()表達在與陣列、或陣列中就得到了用 PAL實現(xiàn)本例的邏輯電路圖，見圖 。 熔斷絲編程的 PAL在出廠時各熔斷絲呈連通狀態(tài)，相當于結(jié)構(gòu)圖與陣列中的各交差點均存在編程連接。編程時將不需要的連接位置處的熔斷絲熔斷而保留需要的熔斷絲。與陣列未使用到的與門 (線 )的各編程點呈連接狀態(tài)，與門輸出信號恒為 0，但為簡化表達，未使用到的與門對應(yīng)的各編程點均不標畫符號“ ?”或?qū)ⅰ??”標在與門中，見圖。 12 2 1 0 2 0 2 1 0 2 0n n n n n n n n n n nQ D A Q Q A Q Q A Q Q Q A Q Q? ? ? ? ? ?11 1 2 1 0 1 0 2 0 1 0n n n n n n n n n n nQ D A Q Q Q A Q Q A Q Q A Q Q? ? ? ? ? ?10 0 0n n nQ D Q? ??O0 D Q Q D Q Q O1 與陣列 或陣列 I0 I1 CLK OE 實現(xiàn)一個 邏輯乘積項 實現(xiàn)一個 與或邏輯式 輸出端 D Q Q O2 I2 (A) (Q0) (Q1) (Q2) ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? 時鐘 輸出使能 反饋 輸入端 輸入信號 輸出信號 ? ? ? 在圖 ，連接每個與門的橫線可實現(xiàn)一個邏輯乘積項，每個乘積項的變量可編程選自輸入信號及反饋信號。每個或門輸出可實現(xiàn)一個與或邏輯式，其中固定包括有四個乘積項，因而說 PAL的或陣列固定、與陣列可編程 。 圖 PAL中，每個或門的輸出作為觸發(fā)器的輸入，各觸發(fā)器的時鐘連接專用時鐘輸入線 CLK，因而可以實現(xiàn)同步時序邏輯。 各輸出緩沖門的使能也由專用線 OE控制。 GAL（ Generic Array Logic） 80年代在 PAL基礎(chǔ)上發(fā)展的 GAL（通用陣列邏輯）有著以下主要特點： 1. 首次在 PLD上采用了 EEPROM工藝，使得 PLD具有了電可擦除并可重復(fù)編程的性能。 2. 沿用了 PAL的“ 與陣列可編程，或陣列固定 ”的結(jié)構(gòu)特征，在 I/O部分增加了輸出邏輯宏單元（ OLMC），改進了器件的功能，增加了編程設(shè)置的靈活性。 圖 I 19 OLMC 1 I/O OLMC 2 OLMC OLMC OLMC OLMC OLMC OE OLMC 18 I/O 17 I/O 16 I/O 15 I/O 14 I/O 13 I/O 12 I/O 11 I/OE I/CLK I 3 I 4 I 5 I 6 I 7 I 8 I 9 （ 1）邏輯陣列 圖 。 與陣列中連接每個與門的橫線可實現(xiàn)一個乘積項。送入每個 OLMC中或門的各有 8個乘積項（八條橫線） 。每個乘積項中的變量可選自 32個信號（ 8＋ 8個輸入原變量、反變量、 8＋ 8個反饋原變量、反變量）。 圖 OLMC的邏輯圖 XOR(n) 反饋 10 11 01 00 FMUX D Q 0 1 OMUX Vcc 0 1 PTMUX 00 01 10 11 TSMUX AC0 AC1(n) 來自與陣列 相鄰級輸出 Q AC0 AC1(n) AC1(m) 輸出引腳 CLK OE （ 2） OLMC （ Output Logic Macro Cell） 8輸入或門完成或運算，異或門起著可編程控非門的作用。 D觸發(fā)器使 GAL有了時序邏輯功能，其時鐘用全局時鐘（ CLK）。 圖 （ a） OLMC的時序輸出工作模式 圖 （ b） OLMC的組合 I/O工作模式 CLK OE D Q Q XOR(n) XOR(n) OLMC有 5種工作模式。圖 (a)、 (b)分別為其中的時序輸出模式和組合 I/O模式。 EPLD （ Erasable PLD：可擦除的可編程邏輯器件） PLA、 PAL、 GAL是 PLD早期發(fā)展進程中的代表性產(chǎn)品，可將它們 統(tǒng)稱為簡單 PLD（ SPLD） 。隨著信息數(shù)字處理技術(shù)的發(fā)展， SPLD在資源規(guī)模、配置靈活度等方面都難以滿足構(gòu)建數(shù)字系統(tǒng)的要求。 EPLD、 CPLD、 FPGA是繼 SPLD后發(fā)展起、現(xiàn)仍在發(fā)展中的 PLD器件。本節(jié)以 MAX7000系列為例介紹 EPLD器件的主要特點。 MAX7000系列的系統(tǒng)結(jié)構(gòu) MAX7000系列 PLD采用 CMOS EEPROM技術(shù)制造 ， 有 600～ 5000個可用門 。 引腳到引腳的信號延時為 6ns ， 計數(shù)器最高工作速度為 。 圖 MAX7000E/S器件的結(jié)構(gòu)框圖 。 PIA 宏單元 1 to 16 LAB A 6 to16 16 36 6 to16 I/O 控制塊 6 6 to16 宏單元 1 to 16 LAB C amp。 C 6 to16 16 36 6 to16 I/O 控制塊 6 6 to16 宏單元 1 to 16 LAB B 6 to16 16 36 6 to16 I/O 控制塊 6 6 to16 宏單元 1 to 16 LAB D amp。 C 6 to16 16 36 6 to16 I/O 控制塊 6 6 to16 6 輸出使能 6 輸出使能 GCLK1 OE2/GCLK2 OE1 GCLRn1 6 to16 I/O引腳 6 to16 I/O引腳 6 to16 I/O引腳 6 to16 I/O引腳 MAX7000系列器件由以下幾個基本部分組成： ? 邏輯陣列塊 （ LAB） ? 宏單元 （ MC） ? 輸入 /輸出控制塊 （ I/O控制塊 ） ? 可編程連線陣列 （ PIA） ? 擴展乘積項 ? 專用輸入線 （ 4個 ） ? 4個專用輸入端可作為全局時鐘 （ CLK） 、 清除 （ CLR） 、 輸出使能 （ OE） 信號 ， 它們是為 MC和 I/O控制塊提供的高速控制信號 。 各 LAB 之 間 通 過 PIA （ Programmable Interconnection Array） 互連 。 信號經(jīng) PIA傳輸后增加一個傳輸延時 tPIA 。對一確定型號的 EPLD， tPIA是一個固定值 ， 不因信號在PIA中的路徑不同而改變 。 這是 EPLD/CPLD類 PLD器件的優(yōu)點 。 MAX7000系列的 LAB和 MC MAX7000系列中的各個型號可分別提供 2～ 16個邏輯陣列塊（ LAB），每個 LAB中有 16個宏單元（ MC），分為兩組，每組 8個。 MC主要由邏輯陣列、乘積項選擇矩陣和可編程觸發(fā)器組成。圖 MC的結(jié)構(gòu)圖。 圖 MAX7000系列中宏單元 （ MC） 的結(jié)構(gòu)框圖 CLRN Q PRN 乘 積項選擇矩陣 … … … … … … … 并聯(lián)擴展項 邏輯陣列 … ENA 全 局 時鐘 2 全 局 清除 Vcc 來自 I/O 引腳 去 PIA 共享擴展項 （ 16個） 來自 PIA的36個信號 清 除 選擇 去 I/O控制 塊 EEPROM編程位， 作為選擇器的控制信號 。 選擇器 1. 邏輯陣列和乘積項選擇矩陣 邏輯陣列實現(xiàn) “ 與運算 ” ， 圖 乘積項 ， 每個乘積項的變量可選自從 PIA來的 36個信號以及從本 LAB來的 16個共享擴展項信號 。 由邏輯陣列本