fpga可編程邏輯器ppt課件(編輯修改稿)
2025-05-28 23:06 本頁面
【文章內(nèi)容簡介】 專用輸出結(jié)構(gòu)（基本組合輸出結(jié)構(gòu)） 異步 I/O輸出結(jié)構(gòu) 寄存器輸出結(jié)構(gòu) 其它輸出結(jié)構(gòu) ? 含異或門的寄存器輸出結(jié)構(gòu) ? 算術(shù)選通反饋結(jié)構(gòu) ? 輸出邏輯宏單元 OLMC 可編程通用陣列邏輯 General Array Logic GAL ? 在 PAL基礎(chǔ)上發(fā)展而來 ?與陣列可編程、或陣列固定 ? 輸出功能可以自己定義 ? E2COMS工藝，可多次編程 ? 有電子標(biāo)簽，可編程保密位 ? 與 TTL器件兼容 GA L16v8框圖 GAL通用結(jié)構(gòu) ? 輸入緩沖器 8個 ? 輸出緩沖器（三態(tài)） 8個 ? 與門陣列 64 32 ? 輸出反饋 /輸入緩沖器 8個 ? 輸出邏輯宏單元 8個 （含或門陣列） OLMC（ OUTPUT LOGIC Macro Cell） ? 時鐘，選通 1個可編程的與陣列 8個輸入緩沖器 8個輸出/反饋緩沖器 8個三態(tài)輸出緩沖器 8個輸出邏輯宏單元 1個時鐘輸入CLK 緩沖器 1個輸出使能緩沖器 OLMC結(jié)構(gòu) 輸出邏輯宏單元（ OLMC）結(jié)構(gòu) D觸發(fā)器 或門 異或門 多路開關(guān) 多路開關(guān) 多路開關(guān) 多路開關(guān) 1)D觸發(fā)器 鎖存或門的輸出狀態(tài)，使GAL可構(gòu)成時序邏輯電路 2)4個多路開關(guān) PTMUX：控制來自與陣列的第一乘積項 TSMUX:選擇輸出三態(tài)緩沖器的選通信號 FMUX:決定反饋信號的來源 OMUX:控制輸出信號是否鎖存 3)異或門 用于控制輸出信號的極性 OLMC組成 ? 8輸入或門構(gòu)成或門陣列 ? 異或門控制輸出信號的極性 （ XOR為 1時，輸出反相） ? D觸發(fā)器寄存數(shù)據(jù)，完成時序電路功能 ? 整個 GAL16V8的 CK、 OE共用 ? 四個多路器（由 AC0， AC1控制） ? PTMUX：選擇輸入 OMUX：選擇輸出 ? TSMUX：選擇輸出三態(tài)門的控制信號 ? FMUX：選擇反饋信號 OLMC的組態(tài)結(jié)構(gòu) ? 由 SYN、 AC0， AC1(n)控制 ? 101 － 專用輸入模式 ? 100 － 專用輸出模式 ? 111 － 選通組合輸出模式 ? 010 － 時序模式 ? 011 － 在時序電路中的組合輸出 OLMC工作在專用輸入模式。三態(tài)緩沖器為高阻態(tài)，來自鄰級輸出信號接到與邏輯陣列的輸入 ? 當(dāng) SYN=1 AC0=0 AC1=1時 101－專用輸入 OLMC為組合輸出模式 三態(tài)門選通異或門輸出 經(jīng)觸發(fā)器送三態(tài)門 當(dāng) SYN=1 AC0=0 AC1=0時 100－專用輸出 111－選通輸出 010－時序輸出 011－時序電路中的組合輸出 GAL編程原理 ? 先擦除原有數(shù)據(jù) ? P/V管腳（ 19）設(shè)為高電平 ? Sdin管腳（ 9）為數(shù)據(jù)輸入端（串行） ? Sclk管腳（ 8）為時鐘輸入端 ? RAG0RAG5選擇行地址（ 3， 4， 5， 6， 7，18） 行地址映射 電子標(biāo)簽 *可以自己定義電子標(biāo)簽各段的含義 結(jié)構(gòu)控制字 ? 積項禁止位（供 64位） ? XOR（ 8位） ? SYN （ 1位） AC0 （一位） ? AC1（ 8位） ? 加密單元 1位 ?一旦加密，禁止讀出內(nèi)部編程內(nèi)容。 ?只有整體擦除時才能擦除加密單元 ? 整體擦除位 1位 復(fù)雜可編程邏輯器件－ CPLD ? 典型的 CPLD
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