集成電路器件工藝ppt課件(編輯修改稿)
2025-05-26 04:50 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 它無需重疊設(shè)計(jì) ， 減小了電容 ，提高了速度 。 l 無需重疊設(shè)計(jì) ， 減小了柵極尺寸 ， 漏 、 源極尺寸也可以減小 ， 即減小了晶體管尺寸 ， 提高了速度 ， 增加了集成度 。 l增加了電路的可靠性 。 31 NMOS工藝 由于電子的遷移率 me大于空穴的遷移率 mh，即有 me?, 因而 ， N溝道 FET的速度將比 P溝道 FET快 。 那么 ， 為什么 MOS發(fā)展早期不用 NMOS工藝做集成電路呢 ？ 問題是NMOS工藝遇到了難關(guān) 。 所以 , 直到 1972年突破了那些難關(guān)以后 , MOS工藝才進(jìn)入了 NMOS時(shí)代 。 32 了解 NMOS工藝的意義 目前 CMOS工藝已在 VLSI設(shè)計(jì)中占有壓倒一切的優(yōu)勢(shì) . 但了解 NMOS工藝仍具有幾方面的意義 : l CMOS工藝是在 PMOS和 NMOS工藝的基礎(chǔ)上發(fā)展起來的 . l 從 NMOS工藝開始討論對(duì)于學(xué)習(xí) CMOS工藝起到循序漸進(jìn)的作用 . l NMOS電路技術(shù)和設(shè)計(jì)方法可以相當(dāng)方便地移植到CMOS VLSI的設(shè)計(jì) . l GaAs邏輯電路的形式和眾多電路的設(shè)計(jì)方法與NMOS工藝基本相同 . 33 增強(qiáng)型和耗盡性 MOSFET (Enhancement mode and depletion mode MOSFET) FET（ Field Effect Transisitor） ? 按襯底材料區(qū)分有 Si, GaAs, InP ? 按場(chǎng)形成結(jié)構(gòu)區(qū)分有 J/MOS/MES ? 按載流子類型區(qū)分有 P/N ? 按溝道形成方式區(qū)分有 E/D 34 E/DNMOS和 EPMOS的電路符號(hào) N M O SE n h a n c e m e n tP M O SE n h a n c e m e n tN M O SD e p l e t i o n圖 35 ENMOS的結(jié)構(gòu)示意圖 (增強(qiáng)型 VD=0V, Vgs=Vsb=0V) 圖 ENMOS的結(jié)構(gòu)示意圖 36 DNMOS的結(jié)構(gòu)示意圖 (耗盡型 VD=0V, Vgs=Vsb=0V) 圖 DNMOS的結(jié)構(gòu)示意圖 37 EPMOS的結(jié)構(gòu)示意圖 (增強(qiáng)型 VD=0V, Vgs=Vsb=0V) 圖 EPMOS的結(jié)構(gòu)示意圖 38 ?工作原理：在柵極電壓作用下，漏區(qū)和源區(qū)之間形成導(dǎo)電溝道。這樣，在漏極電壓作用下，源區(qū)電子沿導(dǎo)電溝道行進(jìn)到漏區(qū)，產(chǎn)生自漏極流向源極的電流。改變柵極電壓，控制導(dǎo)電溝道的導(dǎo)電能力，使漏極電流發(fā)生變化。 ENMOS工作原理圖 39 ENMOS 工作原理圖 VgsVt， Vds=0V VgsVt， VdsVgsVt VgsVt， VdsVgsVt 圖 不同電壓情況下 ENMOS的溝道變化 P. 56 40 NMOS 工藝流程 圖 NMOS工藝的基本流程 41 表 NMOS的掩膜和典型工藝流程 M ask確定對(duì)象 工藝流程出發(fā)點(diǎn) P 型摻雜硅晶圓 ( ? = 7 52 00 m m ) ，生長(zhǎng) 1 m m 厚 氧化層 , 涂感光膠 ( Pho t oresist)1 有源區(qū) 紫外曝光使透光處光膠聚合 , 去除未聚合處 ( 有源區(qū) ) 光膠 , 刻蝕 ( eching ) 氧化層 , 薄氧化層 ( thin ox ) 形成 , 沉淀多晶硅層 , 涂感光膠2 離子注入?yún)^(qū) 曝光 , 除未聚合光膠 , 耗盡型 NM OS 有源區(qū)離子注入 ,沉淀多晶硅層 , 涂感光膠3 多晶硅線條圖形曝光 , 除未聚合光膠 , 多晶硅刻蝕 , 去除無多晶硅覆蓋的薄氧化層，以多晶硅為掩膜進(jìn)行 n 擴(kuò)散，漏源區(qū)相對(duì)于柵結(jié)構(gòu)自對(duì)準(zhǔn)，再生長(zhǎng) 厚 氧化層 , 涂感光膠
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