杭電計(jì)組實(shí)驗(yàn)一二三(編輯修改稿)
2025-05-14 03:01 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 utput C4。assign {C4,F}=A+B+C0。endmodule實(shí)驗(yàn)3:module ex3(ALU_OP,A,B,F,ZF,OF)。input[2:0] ALU_OP。input[31:0] A,B。output[31:0] F。output ZF,OF。reg ZF,OF。wire C32,C31。reg [7:0]i。reg[31:0] F。always@(*)begincase(ALU_OP)
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