基于libero的數(shù)字邏輯設(shè)計(jì)仿真實(shí)驗(yàn)實(shí)驗(yàn)報(bào)告(實(shí)驗(yàn)5到8)(編輯修改稿)
2025-05-08 22:40 本頁面
【文章內(nèi)容簡介】 begin B1=0。 repeat(20) 20 B1=$random。endinitial begin B0=0。 repeat(20) 20 B0=$random。endinitial begin IAGB=0。 repeat(10) 40 IAGB=$random。endinitial begin IASB=0。 repeat(10) 40 IASB=$random。endinitial begin IAEB=0。 repeat(10) 40 IAEB=$random。endhc_85 testhc85(.A3 (A3), .A2 (A2), .A1 (A1), .A0 (A0), .B3 (B3), .B2 (B2), .B1 (B1), .B0 (B0), .IAGB (IAGB), .IASB (IASB), .IAEB (IAEB), .QAGB (QAGB), .QASB (QASB), .QAEB (QAEB),)。initial begin 400$finish。endendmodule第一次仿真結(jié)果綜合結(jié)果第二次仿真結(jié)果（綜合后）?；卮疠敵鲂盘?hào)是否有延遲，延遲時(shí)間約為多少？有時(shí)間延遲，時(shí)間大約為400600ps。第三次仿真結(jié)果（布局布線后）?；卮疠敵鲂盘?hào)是否有延遲，延遲時(shí)間約為多少？分析是否有出現(xiàn)競爭冒險(xiǎn)。存在競爭冒險(xiǎn)，有延遲時(shí)間，時(shí)間約為500ps。五、基于實(shí)驗(yàn)箱的數(shù)字邏輯設(shè)計(jì)實(shí)驗(yàn)，在FPGA板上驗(yàn)證設(shè)計(jì)結(jié)果。 時(shí)序邏輯電路一、實(shí)驗(yàn)?zāi)康牧私饣赩erilog的時(shí)序邏輯電路的設(shè)計(jì)及其驗(yàn)證。熟悉利用EDA工具進(jìn)行設(shè)計(jì)及仿真的流程。二、實(shí)驗(yàn)環(huán)境Libero仿真軟件（參考附錄C）。三、實(shí)驗(yàn)內(nèi)容參考附錄C掌握Libero軟件的使用方法。參考附錄C中“一個(gè)完整的例子”，進(jìn)行針對(duì)74系列時(shí)序邏輯電路的設(shè)計(jì)，并完成相應(yīng)的仿真實(shí)驗(yàn)。參考附錄D的設(shè)計(jì)代碼、測試平臺(tái)代碼（可自行編程）及附錄F的步驟，完成74HC774HC1174HC1674HC194相應(yīng)的設(shè)計(jì)、綜合及仿真。在Libero中實(shí)現(xiàn)一遍并記錄結(jié)果。四、實(shí)驗(yàn)結(jié)果和數(shù)據(jù)處理模塊及測試平臺(tái)代碼清單// module HC74(D1,D2,CP1,CP2,RD1N,RD2N,SD1N,SD2N,Q1,Q2,Q1N,Q2N)。input D1,D2。input RD1N,SD1N,CP1。input RD2N,SD2N,CP2。output Q1,Q1N,Q2,Q2N。reg Q1,Q2。assign Q1N=~Q1。assign Q2N=~Q2。always @(posedge CP1) beginif (!RD1N) Q1=0。else i
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