設計描述(編輯修改稿)
2024-11-29 13:23 本頁面
【文章內(nèi)容簡介】 ?多選一開關建議不采用 if…else… 結構描述 HDL描述中，注意 if…else… 及其結構嵌套結構、 case/casex/casez結構的完整性。 組合邏輯電路描述 編碼 /解碼電路 ? 將一組形式的二進制數(shù)據(jù)轉(zhuǎn)化為另一種形式的二進制數(shù)據(jù) ?形式上，編碼 /解碼電路可采用： ? if …else 及其嵌套結構 。 ? case/casex/casez描述結構； ? for 循環(huán)結構（一般避免采用） 組合邏輯電路描述 inputs A7 A6 A5 A4 A3 A2 A1 A0 Outputs Y2 Y1 Y0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 組合邏輯電路描述 reg [7:0] A。 reg [2:0] Y。 …….. always @(A) begin if (A==8’b00000001) Y=3’b000。 else if (A==8’b00000010) Y=3’b001。 else if (A==8’b00000100) Y=3’b010。 else if (A==8’b00001000) Y=3’b011。 else if (A==8’b00010000) Y=3’b100。 else if (A==8’b00100000) Y=3’b101。 else if (A==8’b01000000) Y=3’b110。 else if (A==8’b10000000) Y=3’b111。 else Y=3’bxxx。 end reg [7:0] A。 reg [2:0] Y。 …….. always @(A) casex(A) 8’b00000001: Y=3’b000。 8’b00000010: Y=3’b001。 8’b00000100: Y=3’b010。 8’b00001000: Y=3’b011。 8’b00010000: Y=3’b100。 8’b00100000: Y=3’b101。 8’b01000000: Y=3’b110。 8’b10000000: Y=3’b111。 default: Y=3’bxxx。 endcase 組合邏輯電路描述 有時也可用 for 循環(huán)結構描述編碼 /解碼邏輯電路，但一般不建議采用（ 綜合結果很差 ） reg [7:0] A, B。 reg [2:0] I, Y。 …… for (I=0。 I=7。I=I+1) begin B=A。 B[I] = 1’b0。 if (A[I]==1’b1 amp。amp。 B==8’b0) Y=I。 else Y=3’bxxx。 end …… 邏輯模擬結果正確 綜合結果差?。。? 組合邏輯電路描述 inputs A7 A6 A5 A4 A3 A2 A1 A0 Outputs Y2 Y1 Y0 Valid 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 x 0 0 0 0 0 1 x x 0 0 0 0 1 x x x 0 0 0 1 x x x x 0 0 1 x x x x x 0 1 x x x x x x 1 x x x x x x x x x x 0 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 組合邏輯電路描述 reg [7:0] A。 reg [2:0] Y。 …….. always @(A)
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