常見電子類硬件筆試題整理8327156130(編輯修改稿)
2025-04-21 01:13 本頁面
【文章內(nèi)容簡介】 多位信號可以用FIFO,雙口RAM，握手信號等。跨時域的信號要經(jīng)過同步器同步，防止亞穩(wěn)態(tài)傳播。例如：時鐘域1中的一個信號，要送到時鐘域2，那么在這個信號送到時鐘域2之前，要先經(jīng)過時鐘域2的同步器同步后，才能進入時鐘域2。這個同步器就是兩級d觸發(fā)器，其時鐘為時鐘域2的時鐘。這樣做是怕時鐘域1中的這個信號，可能不滿足時鐘域2中觸發(fā)器的建立保持時間，而產(chǎn)生亞穩(wěn)態(tài)，因為它們之間沒有必然關(guān)系，是異步的。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進來的數(shù)據(jù)的正確性。所以通常只同步很少位數(shù)的信號。比如控制信號，或地址。當(dāng)同步的是地址時，一般該地址應(yīng)采用格雷碼，因為格雷碼每次只變一位，相當(dāng)于每次只有一個同步器在起作用，這樣可以降低出錯概率，象異步FIFO的設(shè)計中，比較讀寫地址的大小時，就是用這種方法。 如果兩個時鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來解決問題。1給了reg的setup,hold時間，求中間組合邏輯的delay范圍。（飛利浦－大唐筆試）Delay period setup – hold1時鐘周期為T,觸發(fā)器D1的寄存器到輸出時間最大為T1max，最小為T1min。組合邏輯電路最大延遲為T2max,最小為T2min。問，觸發(fā)器D2的建立時間T3和保持時間應(yīng)滿足什么條件。（華為）T3setupT+T2max,T3holdT1min+T2min1給出某個一般時序電路的圖，有Tsetup,Tdelay,Tckq,還有 clock的delay,寫出決定最大時鐘的因素，同時給出表達式。（威盛VIA 上海筆試試題）T+TclkdealyTsetup+Tco+Tdelay。TholdTclkdelay+Tco+Tdelay。1說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。（威盛VIA 上海筆試試題）靜態(tài)時序分析是采用窮盡分析方法來提取出整個電路存在的所有時序路徑，計算信號在這些路徑上的傳播延時，檢查信號的建立和保持時間是否滿足時序要求，通過對最大路徑延時和最小路徑延時的分析，找出違背時序約束的錯誤。它不需要輸入向量就能窮盡所有的路徑，且運行速度很快、占用內(nèi)存較少，不僅可以對芯片設(shè)計進行全面的時序功能檢查，而且還可利用時序分析的結(jié)果來優(yōu)化設(shè)計，因此靜態(tài)時序分析已經(jīng)越來越多地被用到數(shù)字集成電路設(shè)計的驗證中。動態(tài)時序模擬就是通常的仿真，因為不可能產(chǎn)生完備的測試向量，覆蓋門級網(wǎng)表中的每一條路徑。因此在動態(tài)時序分析中，無法暴露一些路徑上可能存在的時序問題；1一個四級的Mux,其中第二級信號為關(guān)鍵信號 如何改善timing。（ 上海筆試試題）關(guān)鍵：將第二級信號放到最后輸出一級輸出，同時注意修改片選信號，保證其優(yōu)先級未被修改。給出一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給出輸入，使得輸出依賴于關(guān)鍵路徑。（未知）2邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點），全加器等等。（未知）2卡諾圖寫出邏輯表達使。（威盛VIA 上海筆試試題）2化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）卡諾圖化簡：一般是四輸入，記住00 01 11 10順序，0 1 3 24 5 7 612 13 15 148 9 11 102please show the CMOS inverter schmatic,layout and its cross sectionwith Pwell its transfer curve (VoutVin) And also explain theoperation region of PMOS and NMOS for each segment of the transfer curve? （威盛筆試題circuit ）2To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?2為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子）和載流子有關(guān)，P管是空穴導(dǎo)電，N管電子導(dǎo)電，電子的遷移率大于空穴，同樣的電場下，N管的電流大于P管，因此要增大P管的寬長比，使之對稱，這樣才能使得兩者上升時間下降時間相等、高低電平的噪聲容限一樣、充電放電的時間相等2用mos管搭出一個二輸入與非門。（揚智電子筆試）2please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛筆試題circuit ）2畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。（Infineon筆試） 畫出CMOS的圖，畫出towtoone mux gate。（威盛VIA 上海筆試試題）3用一個二選一mux和一個inv實現(xiàn)異或。（飛利浦－大唐筆試）input a,b。output c。assign c=a?(~b):(b)。3畫出Y=A*B+C的cmos電路圖。（科廣試題）3用邏輯們和cmos電路實現(xiàn)ab+cd。（飛利浦－大唐筆試）3畫出CMOS電路的晶體管級電路圖，實現(xiàn)Y=A*B+C(D+E)。（仕蘭微電子）以上均為畫COMS電路圖，實現(xiàn)一給定的邏輯
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