【文章內(nèi)容簡(jiǎn)介】 題state machine12．為了實(shí)現(xiàn)邏輯（A XOR B）OR （C AND D），請(qǐng)選用以下邏輯中的一種，并說(shuō)明為什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR()答案：NAND部分科廣試題應(yīng)聘IC版圖設(shè)計(jì)engineer的部分試題：畫(huà)出Y=A*B+C的cmos電路圖。什么叫Latchup?什么叫窄溝效應(yīng)?以interver為例,寫(xiě)出N阱CMOS的process流程,并畫(huà)出剖面圖。威盛最新考題(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和,用verilog實(shí)現(xiàn)之，問(wèn)有多少羊5畫(huà)出可以檢測(cè)10010串的狀態(tài)圖,并verilog實(shí)現(xiàn)之6寫(xiě)出兩個(gè)排序算法,問(wèn)哪個(gè)好東信筆試題筆試：30分鐘?！　?．壓控振蕩器的英文縮寫(xiě)(VCO)?！　?．動(dòng)態(tài)隨機(jī)存儲(chǔ)器的英文縮寫(xiě)(DRAM)。　　3．選擇電阻時(shí)要考慮什么？　　4．單片機(jī)上電后沒(méi)有運(yùn)轉(zhuǎn)，首先要檢查什么？　　5．計(jì)算機(jī)的基本組成部分及其各自的作用。6．怎樣用D觸發(fā)器、與或非門(mén)組成二分頻電路？南山之橋的筆試題,區(qū)別.,如何處理信號(hào)跨時(shí)域, NONBLOCKING 賦值的區(qū)別 與 MEELEY狀態(tài)機(jī)的特征 異步復(fù)位的區(qū)別 Counter,N=5威盛VIA 上海筆試試題 兩個(gè)positions, ASIC and VLSI:VLSI：1。解釋setup和hold time violation，畫(huà)圖說(shuō)明，并說(shuō)明解決辦法。2。說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。3。用一種編程語(yǔ)言寫(xiě)n!的算法。4。畫(huà)出CMOS的圖，畫(huà)出towtoone mux gate。5。說(shuō)出你的最大弱點(diǎn)及改進(jìn)方法。6。說(shuō)出你的理想。說(shuō)出你想達(dá)到的目標(biāo)。 題目是英文出的，要用英文回答。ASIC:1。一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào) 如何改善timing2. 一個(gè)狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn) 不過(guò)這個(gè)狀態(tài)機(jī)話(huà)的實(shí)在比較差很容易誤解的3. 卡諾圖寫(xiě)出邏輯表達(dá)使...4. 用邏輯們畫(huà)出D觸發(fā)器5. 給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tckq,還有 clock的delay,寫(xiě)出決定最大時(shí)鐘的因素同時(shí)給出表達(dá)式6。(這個(gè)題目真bt)7 cache的主要部分什么的8 Asic的design flow....補(bǔ)充：用邏輯門(mén)畫(huà)D觸發(fā)器共五道題,大致如下: synthesis到tape out之間的設(shè)計(jì)flow,并列出其中各步使用的tool.(唉,都不懂). time和hold time的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化. effect和其預(yù)防措施.1。電流公式2。平板電容公式(C=εS/4πkd)3。電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，要求繪制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器?！M電路——基爾霍夫定理的內(nèi)容是什么？（仕蘭微電子）平板電容公式(C=εS/4πkd)。（未知）最基本的如三極管曲線(xiàn)特性。（未知）描述反饋電路的概念，列舉他們的應(yīng)用。（仕蘭微電子）負(fù)反饋種類(lèi)（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋）；負(fù)反饋的優(yōu)點(diǎn)（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線(xiàn)性和非線(xiàn)性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)節(jié)作用）（未知）放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁?，有哪些方法？（仕蘭微電子）頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線(xiàn)的幾個(gè)方法。（未知）給出一個(gè)查分運(yùn)放，如何相位補(bǔ)償，并畫(huà)補(bǔ)償后的波特圖。（凹凸）基本放大電路種類(lèi)（電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器），優(yōu)缺點(diǎn)，特別是廣泛采用差分結(jié)構(gòu)的原因。（未知）給出一差分電路，告訴其輸出電壓Y+和Y,求共模分量和差模分量。（未知）1畫(huà)差放的兩個(gè)輸入管。（凹凸）1畫(huà)出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖。并畫(huà)出一個(gè)晶體管級(jí)的運(yùn)放電路。（仕蘭微電子）1用運(yùn)算放大器組成一個(gè)10倍的放大器。（未知）1給出一個(gè)簡(jiǎn)單電路，讓你分析輸出電壓的特性（就是個(gè)積分電路），并求輸出端某點(diǎn)的 rise/fall時(shí)間。(Infineon筆試試題)1電阻R和電容C串聯(lián)，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，要求繪制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器。當(dāng)RCT時(shí)，給出輸入電壓波形圖，繪制兩種電路的輸出波形圖。（未知）1有源濾波器和無(wú)源濾波器的原理及區(qū)別?（新太硬件）1有一時(shí)域信號(hào)S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),當(dāng)其通過(guò)低通、帶通、高通濾波器后的信號(hào)表示方式。（未知）1選擇電阻時(shí)要考慮什么？（東信筆試題）1在CMOS電路中，要有一個(gè)單管作為開(kāi)關(guān)管精確傳遞模擬低電平，這個(gè)單管你會(huì)用P管還是N管，為什么？（仕蘭微電子）給出多個(gè)mos管組成的電路求5個(gè)點(diǎn)的電壓。(Infineon筆試試題)2電壓源、電流源是集成電路中經(jīng)常用到的模塊，請(qǐng)畫(huà)出你知道的線(xiàn)路結(jié)構(gòu)，簡(jiǎn)單描述其優(yōu)缺點(diǎn)。（仕蘭微電子）2畫(huà)電流偏置的產(chǎn)生電路，并解釋。（凹凸）2史密斯特電路,求回差電壓。（華為面試題）2晶體振蕩器,好像是給出振蕩頻率讓你求周期(應(yīng)該是單片機(jī)的,12分之一周期....) （華為面試題）2LC正弦波振蕩器有哪幾種三點(diǎn)式振蕩電路，分別畫(huà)出其原理圖。（仕蘭微電子）2VCO是什么,什么參數(shù)(壓控振蕩器?) （華為面試題）2鎖相環(huán)有哪幾部分組成？（仕蘭微電子）2鎖相環(huán)電路組成，振蕩器（比如用D觸發(fā)器如何搭）。（未知）2求鎖相環(huán)的輸出頻率，給了一個(gè)鎖相環(huán)的結(jié)構(gòu)圖。（未知）如果公司做高頻電子的，可能還要RF知識(shí)，調(diào)頻，鑒頻鑒相之類(lèi)，不一一列舉。（未知）3一電源和一段傳輸線(xiàn)相連（長(zhǎng)度為L(zhǎng),傳輸時(shí)間為T(mén)），畫(huà)出終端處波形，考慮傳輸線(xiàn)無(wú)損耗。給出電源電壓波形圖，要求繪制終端波形圖。3微波電路的匹配電阻。（未知）3DAC和ADC的實(shí)現(xiàn)各有哪些方法？（仕蘭微電子）3A/D電路組成、工作原理。（未知）3實(shí)際工作所需要的一些技術(shù)知識(shí)(面試容易問(wèn)到)。如電路的低功耗，穩(wěn)定，高速如何做到，調(diào)運(yùn)放，布版圖注意的地方等等,一般會(huì)針對(duì)簡(jiǎn)歷上你所寫(xiě)做過(guò)的東西具體問(wèn)，肯定會(huì)問(wèn)得很細(xì)（所以別把什么都寫(xiě)上，精通之類(lèi)的詞也別用太多了），這個(gè)東西各個(gè)人就不一樣了，不好說(shuō)什么了。（未知）_______________________________________________________________________——數(shù)字電路——同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）什么是同步邏輯和異步邏輯？（漢王筆試）同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。什么是線(xiàn)與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試）線(xiàn)與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門(mén)來(lái)實(shí)現(xiàn)，由于不用oc門(mén)可能使灌電流過(guò)大，而燒壞邏輯門(mén)。 同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。什么是Setup 和Holdup時(shí)間？（漢王筆試）setup和holdup時(shí)間,區(qū)別.（南山之橋）解釋setup time和hold time的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化。（未知）解釋setup和hold time violation，畫(huà)圖說(shuō)明，并說(shuō)明解決辦法。（威盛VIA 上海筆試試題）Setup/hold time 是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間Setup time,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時(shí)間(Setup Time)和保持時(shí)間（Hold time）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果不滿(mǎn)足建立和保持時(shí)間的話(huà)，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱(chēng)為建立時(shí)間裕量和保持時(shí)間裕量。說(shuō)說(shuō)對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解，并舉例說(shuō)明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除。（仕蘭微電子）什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門(mén)的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門(mén)的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試）常用邏輯電平：12V，5V，；TTL和CMOS不可以直接互連，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。1如何解決亞穩(wěn)態(tài)。（飛利浦－大唐筆試）亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。1IC設(shè)計(jì)中同步復(fù)位與 異步復(fù)位的區(qū)別。（南山之橋）1MOORE 與 MEELEY狀態(tài)機(jī)的特征。（南山之橋）1多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域。（南山之橋）1給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。（飛利浦－大唐筆試）Delay period setup – hold1時(shí)鐘周期為T(mén),觸發(fā)器D1的建立時(shí)間最大為T(mén)1max，最小為T(mén)1min。組合邏輯電路最大延遲為T(mén)2max,最小為T(mén)2min。問(wèn)，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿(mǎn)足什么條件。（華為）1給出某個(gè)一般時(shí)序電路的圖，有Tsetup,Tdelay,Tckq,還有 clock的delay,寫(xiě)出決定最大時(shí)鐘的因素，同時(shí)給出表達(dá)式。（威盛VIA 上海筆試試題）1說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。（威盛VIA 上海筆試試題）1一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào) 如何改善timing。（威盛VIA 上海筆試試題）給出一個(gè)門(mén)級(jí)的圖，又給了各個(gè)門(mén)的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入，使得輸出依賴(lài)于關(guān)鍵路徑。（未知）2邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點(diǎn)），全加器等等。（未知）2卡諾圖寫(xiě)出邏輯表達(dá)使。（威盛VIA 上海筆試試題）2化簡(jiǎn)F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）2please show the CMOS inverter schmatic,layout and its cross sectionwith Pwell its transfer curve (VoutVin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛筆試題circuit ）2To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain?2為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大？（仕蘭微電子）2用mos管搭出一個(gè)二輸入與非門(mén)。（揚(yáng)智電子筆試）2please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛筆試題circuit ）2畫(huà)出NOT,NAND,NOR的符號(hào)，真值表，還有transistor level的電路。（Infineon筆試） 畫(huà)出CMOS的圖，畫(huà)出towtoone mux gate。（威盛VIA 上海筆試試題）3用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或。（飛利浦－大唐筆試）3畫(huà)出Y=A*B+C的cmos電路圖。（科廣試題）3用邏輯們和cmos電路實(shí)現(xiàn)ab+cd。（飛利浦－大唐筆試）3畫(huà)出CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y=A*B+C(D+E)。（仕蘭