常見電子類硬件筆試題整理8327156130-wenkub
2023-04-09 01:13:43 本頁面
【正文】 的。地址、數(shù)據(jù)輸入和其它控制信號均于時(shí)鐘信號相關(guān)。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。如果數(shù)據(jù)信號在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。（）Setup/hold time是測試芯片對輸入信號和時(shí)鐘信號之間的時(shí)間要求。什么是線與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？將兩個(gè)門電路的輸出端并聯(lián)以實(shí)現(xiàn)與邏輯的功能成為線與。集成運(yùn)放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。負(fù)反饋的優(yōu)點(diǎn)：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動調(diào)節(jié)作用。電壓定律：在集總電路中，任何時(shí)刻，沿任一回路，所有支路電壓的代數(shù)和恒等于零。描述反饋電路的概念，列舉他們的應(yīng)用。電壓負(fù)反饋的特點(diǎn)：電路的輸出電壓趨向于維持恒定。但集成運(yùn)放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。在硬件上，要用OC門來實(shí)現(xiàn)，同時(shí)在輸出端口加一個(gè)上拉電阻。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。建立時(shí)間(Setup Time)和保持時(shí)間（Hold time）。什么是競爭與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競爭。名詞：SRAM、SSRAM、SDRAMSRAM：靜態(tài)RAMDRAM：動態(tài)RAMSSRAM：Synchronous Static Random Access Memory同步靜態(tài)隨機(jī)訪問存儲器。這一點(diǎn)與異步SRAM不同，異步SRAM的訪問獨(dú)立于時(shí)鐘，數(shù)據(jù)輸入和輸出都由地址的變化控制。根據(jù)一個(gè)用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。單片機(jī)上電后沒有運(yùn)轉(zhuǎn)，首先要檢查什么？首先應(yīng)該確認(rèn)電源電壓是否正常。然后再檢查晶振是否起振了，一般用示波器來看晶振引腳的波形，注意應(yīng)該使用示波器探頭的“X10”檔。經(jīng)過上面幾點(diǎn)的檢查，一般即可排除故障了。數(shù)字電路同步電路和異步電路的區(qū)別是什么？（仕蘭微電子）什么是同步邏輯和異步邏輯？（漢王筆試）同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。由于異步電路具有下列優(yōu)點(diǎn)無時(shí)鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復(fù)用性因此近年來對異步電路研究增加快速，論文發(fā)表數(shù)以倍增，而Intel Pentium 4處理器設(shè)計(jì)，也開始采用異步電路設(shè)計(jì)。什么是線與邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試）線與邏輯是兩個(gè)輸出信號相連可以實(shí)現(xiàn)與的功能。（威盛VIA 上海筆試試題）Setup/hold time 是測試芯片對輸入信號和時(shí)鐘信號之間的時(shí)間要求。如果hold time不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability的情況。產(chǎn)生毛刺叫冒險(xiǎn)。CMOS輸出接到TTL是可以直接互連。Voh=,Vol=。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個(gè)觸發(fā)器級聯(lián)式傳播下去。異步復(fù)位不管時(shí)鐘，只要復(fù)位信號滿足條件，就完成復(fù)位動作?？鐣r(shí)域的信號要經(jīng)過同步器同步，防止亞穩(wěn)態(tài)傳播。這樣做只能防止亞穩(wěn)態(tài)傳播，但不能保證采進(jìn)來的數(shù)據(jù)的正確性。 如果兩個(gè)時(shí)鐘域之間傳送大量的數(shù)據(jù)，可以用異步FIFO來解決問題。問，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件。1說說靜態(tài)、動態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。因此在動態(tài)時(shí)序分析中，無法暴露一些路徑上可能存在的時(shí)序問題；1一個(gè)四級的Mux,其中第二級信號為關(guān)鍵信號 如何改善timing。（未知）2卡諾圖寫出邏輯表達(dá)使。（威盛筆試題circuit ）2畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。output c。（飛利浦－大唐筆試）3畫出CMOS電路的晶體管級電路圖，實(shí)現(xiàn)Y=A*B+C(D+E)。 思路：得出邏輯表達(dá)式，然后根據(jù)輸入計(jì)算輸出3為了實(shí)現(xiàn)邏輯（A XOR B）OR （C AND D），請選用以下邏輯中的一種，并說明為什么？1）INV 3）OR 5）NOR（華為）4用簡單電路實(shí)現(xiàn)，當(dāng)A為輸入時(shí)，輸出B波形為…（仕蘭微電子）（未知）（揚(yáng)智電子筆試）（揚(yáng)智電子筆試）4用邏輯們畫出D觸發(fā)器。（新太硬件面試）4簡述latch和filpflop的異同。5（未知）6BLOCKING NONBLOCKING 賦值的區(qū)別。output [7:0] q。always (posedge clk or posedge reset) output else assign clk_o = out。inputinputinput[7:0]reg[7:0] q。（仕蘭微電子）6用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。（仕蘭微電子）70、畫狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢。 （1）畫出fsm（有限狀態(tài)機(jī)）；（2）用verilog編程，語法要符合fpga設(shè)計(jì)的
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