【文章內(nèi)容簡介】 降低本數(shù)據(jù)采集系統(tǒng)的設計成本。、SRAM工藝的FPGA，它集成度高，內(nèi)部邏輯資源豐富，共有2910個邏輯單元，59904位RAM，最大可用管腳為104，能夠滿足本系統(tǒng)使用。工作時需要提供++，支持LVTTL、LVCMOS、PCI、LVDS、RSDS等接口。本數(shù)據(jù)采集系統(tǒng)中FPGA作為控制核心，主要實現(xiàn)光柵數(shù)據(jù)采集、模擬信號采集、FIFO讀寫控制等功能。FPGA選用40MHz工作時鐘，選用EPCS1低成本串行配置芯片。其邏輯控制框圖如圖6所示。圖6 FPGA邏輯控制框圖 AD數(shù)據(jù)采集模塊A/D轉(zhuǎn)換器件MAX195有兩種數(shù)據(jù)轉(zhuǎn)換傳輸方式，本系統(tǒng)中采用同步數(shù)據(jù)轉(zhuǎn)換傳輸方式，其轉(zhuǎn)換時序圖如圖7所示。由時序圖可以看出，MAX195通過檢測信號為低電平后啟動一次轉(zhuǎn)換，從上次轉(zhuǎn)換結(jié)束到本次轉(zhuǎn)換開始至少需要四個時鐘周期，如果從上次轉(zhuǎn)換結(jié)束到新一次信號變低的時間大于或等于三個時鐘周期，MAX195會在信號變低后的下一個時鐘周期開始轉(zhuǎn)換，如果從上次轉(zhuǎn)換結(jié)束到新一次信號變低的時間小于三個時鐘周期，MAX195會在上次轉(zhuǎn)換結(jié)束后的第四個時鐘周期開始下一次轉(zhuǎn)換。因此，MAX195完成一次A/D轉(zhuǎn)換的時間至少為20個時鐘周期。當MAX195有串行數(shù)據(jù)輸出時，信號是高電平狀態(tài)，可以在FPGA內(nèi)通過檢測信號高電平狀態(tài)來讀取數(shù)據(jù)。數(shù)據(jù)可以在時鐘上升沿時讀取，也可以在時鐘下降沿讀取。圖7 MAX195轉(zhuǎn)換時序圖在FPGA內(nèi)采用Verilog HDL語言設計實現(xiàn)MAX195的A/D轉(zhuǎn)換控制及串行數(shù)據(jù)接收，并進行串并轉(zhuǎn)換，將16位串行數(shù)據(jù)轉(zhuǎn)換為16位并行數(shù)據(jù)。其FPGA內(nèi)部實現(xiàn)過程如圖8所示。圖8 MAX195 A/D轉(zhuǎn)換控制模塊由于FPGA系統(tǒng)時鐘是40MHz，，用Verilog實現(xiàn)此種小數(shù)分頻很麻煩，為實現(xiàn)這種分頻，在此模塊中先利用EP1C3T144C6內(nèi)部的鎖相環(huán)將40MHz系統(tǒng)時鐘（clk_400）分頻為34MHz（clk_340）時鐘信號，（clkout_17）。圖9為時鐘分頻功能仿真圖。圖9 時鐘分頻功能仿真圖要實現(xiàn)MAX195轉(zhuǎn)換控制，需要FPGA產(chǎn)生控制信號，信號要和時鐘信號clkout_17同步，并確保在時鐘信號為低電平時出現(xiàn)，且需要保持至少40ns。因此，AD_CONV模塊產(chǎn)生的conv信號與時鐘信號通過“或”門，達到信號同步的目的，輸出最終用于控制MAX195轉(zhuǎn)換的信號。圖10為信號功能仿真圖。由圖中可以看出，設計能夠?qū)崿F(xiàn)每隔20個時鐘周期將信號置低一次，控制一次A/D轉(zhuǎn)換。圖10 信號功能仿真圖在本控制模塊中，還實現(xiàn)了數(shù)據(jù)串并轉(zhuǎn)換功能，在A/D轉(zhuǎn)換過程中，AD_CONV模塊根據(jù)MAX195產(chǎn)生的eoc信號采集數(shù)據(jù)，當檢測到eoc信號為高電平時，在每個時鐘下降沿將Din輸入接口的二進制數(shù)據(jù)按順序存入內(nèi)部的16位寄存器，并以data[15..0]的方式輸出，實現(xiàn)串并轉(zhuǎn)換。 光柵數(shù)據(jù)采集模塊為了提高光柵信號抗干擾能力，需要在FPGA內(nèi)部對四路正交光柵信號進行數(shù)字濾波、細分與辨向、可逆計數(shù)等處理。(1)光柵信號數(shù)字濾波由光柵傳感器輸出的信號雖然經(jīng)過了預處理，但在現(xiàn)場環(huán)境中仍會受噪聲信號的影響。為了消除噪聲信號，在FPGA內(nèi)部設計數(shù)字濾波器，可以有效的防止計數(shù)器產(chǎn)生誤計數(shù)。圖11是光柵信號數(shù)字濾波器的邏輯示意圖。其基本工作原理是將輸入的方波信號通過四個時鐘周期的延遲來克服毛刺和噪聲信號。圖中，CLK是系統(tǒng)工作時鐘，A是方波信號，F(xiàn)A是濾波器輸出信號。圖11 光柵信號數(shù)字濾波邏輯實現(xiàn)對光柵信號數(shù)字濾波器的功能仿真如圖12所示，帶有毛刺的光柵信號A，經(jīng)過濾波器后，信號中的毛刺消除，而光柵信號只是延時了一段時間，其它都未改變，達到了濾波器設計的目的。并不是任何大小的毛刺信號通過此濾波器都能消除的，如果毛刺信號的寬度大于濾波器的延時寬度，濾波器將對此信號不起作用。但在濾波器設計時不能為了濾掉低頻的毛刺信號而增加濾波器的延時，這有可能將光柵信號也濾掉。圖12 光柵信號數(shù)字濾波器的功能仿真(2)光柵信號細分、辨向與可逆計數(shù)根據(jù)光柵傳感器測位移原理，若直接對光柵信號進行計數(shù)，其分辨力就是一個信號周期所對應的位移量。為了提高測量系統(tǒng)的分辨力，需要對正交光柵信號進行細分。本系統(tǒng)中在FPGA內(nèi)部對光柵信號進行了四細分。光柵四細分原理如圖13所示。在FPGA內(nèi)通過CLK信號檢測每路光柵的上升沿和下降沿，當檢測到光柵信號上升沿或下降沿到來時，輸出一個脈沖信號，最后將兩路光柵分別在上升沿和下降沿產(chǎn)生的脈沖信號通過“或”門組合，便實現(xiàn)了兩路光柵信號的四細分功能。需要注意的是如果光柵信號頻率太高，而時鐘頻率太低，則會使最終輸出的脈沖信號在經(jīng)過“或”門時重疊，不能實現(xiàn)兩路正交光柵信號的四細分。同時，由于光柵位移傳感器的指示光柵一般允許在正、反兩個方向移動，故需對信號進行辨向處理。如果指示光柵往正方向運動，計數(shù)器就進行加計數(shù)，反之，計數(shù)器進行減計數(shù)。如圖14所示光柵辨向計數(shù)的狀態(tài)轉(zhuǎn)換圖，正向運動時，狀態(tài)轉(zhuǎn)換為00→10→11→01→00，此時，每變換一個狀態(tài)，F(xiàn)PGA內(nèi)部32位可逆計數(shù)器則進行加1計數(shù)；反向運動時，狀態(tài)轉(zhuǎn)換為00→01→11→10→00，此時，每變換一個狀態(tài)，F(xiàn)PGA內(nèi)部32位可逆計數(shù)器則進行加減1計數(shù)。 圖13 正交光柵信號四細分原理圖 圖14可逆計數(shù)器的辨向狀態(tài)轉(zhuǎn)換圖正交光柵信號四細分、辨向和可逆計數(shù)模塊仿真圖如圖15和圖16所示。由圖中可以看出FPGA內(nèi)32位可逆計數(shù)器是通過判定兩路正交光柵的狀態(tài)對細分后的脈沖信號進行加減計數(shù)的。由于FPGA內(nèi)邏輯實現(xiàn)存在延時，細分脈沖信號的產(chǎn)生不是剛好出現(xiàn)在光柵信號的上升沿或下降沿，而是存在一定的時間延時，但這不影響對光柵信號細分、辨向和可逆計數(shù)功能的實現(xiàn)。 圖15 正交光柵正向運動四細分計數(shù)仿真圖圖16 正交光柵正向運動四細分計數(shù)仿真圖 PCI總線接口設計PCI9052是PLX公司推出的一種簡單、高效的PCI從設備接口，可實現(xiàn)多種外設局部總線和PCI的互連。它的局部總線可以通過編程設置為8/16/32位的（非）復用總線，使局部總線快速轉(zhuǎn)換到PCI總線上。在本系統(tǒng)中利用PCI9052實現(xiàn)PCI接口功能的示意圖如圖16所示。圖16 PCI9052接口示意圖由圖中可以看出，PCI9052接口分三部分：與PCI總線接口；與局部總線接口和串行EEPROM的接口。在此種實現(xiàn)方式中，PCI9052作為PCI總線的從設備，局部總線的主設備，實現(xiàn)了PCI總線和局部總線之間的數(shù)據(jù)傳輸。PCI9052從PCI總線側(cè)獲得傳輸命令和讀寫數(shù)據(jù)的地址后，一方面對這個操作命令做出反應，將其傳達給局部總線，另一方面將PCI總線傳送過來的數(shù)據(jù)地址映射為局部總線可識別的地址。當局部總線準備好后，PCI9052會收到局部總線側(cè)做出的響應信號。如果是讀周期，PCI9052會將指定地址的數(shù)據(jù)由PCI總線讀到用戶側(cè)；如果是寫周期，PCI