【文章內容簡介】 頻率濾除，以達到抑制和防止干擾的目的；值為10uF且有正負極的則為去耦電容，它能抑制因負載變化而產生的噪聲。 串行接口電路設計RS232C是一種很常用的串行數(shù)據(jù)傳輸總線標準。隨著微型計算機和微控制器的發(fā)展，不僅遠距離通信，近距離通信也采用該方式。在近距離通信系統(tǒng)中，不再使用電話線和MODEM。而直接進行端到端的連接。RS232C標準采用的接口是9芯或25芯的D型插頭，以常用的9針插頭為例，其引腳描述如下表31所示：引腳 名稱功能描述1DCD數(shù)據(jù)載波檢測2RXD數(shù)據(jù)請求3TXD數(shù)據(jù)發(fā)送4DTR數(shù)據(jù)終端準備好5GND地6DSR數(shù)據(jù)設備準備好7RTS請求發(fā)送8CTS清除發(fā)送9RI振鈴指示表31 9芯D型插頭引腳信號描述 要完成最基本的串行通信功能，實際上只需要3個引腳RXD、TXD和GND即可，但由于RS232C標準所定義的高低電平信號與S3C2410系統(tǒng)的LVTTL電路所定義的高、低電平信號完全不同，LVTTL的標準邏輯“1”對應2~，標準邏輯“0”，而RS232C標準采用負邏輯方式，標準邏輯“1’’對應5V~15V電平，標準邏輯“0’’對應+5V+15V電平。顯然，兩者間要進行通信必須經(jīng)過信號電平的轉化。其接口電路圖 如圖34所示：圖34串行接口原理圖本課程設計了兩個UART0相連的RS232C電路。 IIC總線接口電路設計IIC總線是一種用于IC器件之間連接的二線制總線。它通過SDA(串行數(shù)據(jù)線)及SCL(串行時鐘線)兩線在連接到總線上的器件之間傳送信息，并根據(jù)地址識別每個器件。盡管這個總線結構沒有并行總線那樣大的吞吐能力，但由于連接線和連接引腳少，因此其構成的系統(tǒng)價格低，器件間總線簡單，結構緊湊，而且在總線上增加器件不影響系統(tǒng)的正常工作，系統(tǒng)修改和可擴展性好。即使有不同時鐘速度的器件連接到總線上，也能很方便地確定總線的時鐘，因此在嵌入式系統(tǒng)中得到了廣泛的應用。S3C2410內含一個IIC總線主控器，可方便地與各種帶有IIC接口的器件相連。在本設計中，外擴了一片CSI24C64作IIC存儲器。CSI24C64提供64Kb的EEPROM存儲空間，可用于少存放量在系統(tǒng)掉電時需要保存的數(shù)據(jù)。S3C2410的IIC接口電路如35所示： 圖35 I2C總線原理圖 復位按鍵電路由于ARM芯片的高速、低功耗、低工作電壓導致其噪聲容限低，對電源的紋波、瞬態(tài)響應性能、時鐘源的穩(wěn)定性、電源監(jiān)控可靠性等諸多方面也提出了更高的要求。復位按鍵電路設計原理圖如圖36所示。圖36 復位電路原理圖 本開發(fā)板的復位電路設計只采用一個按鍵實施控制，以滿足要求。nRSTIN信號是由用戶板輸入的復位控制信號，用戶板上可以將nRSTIN引腳接一個復位按鍵，用于手動復位。 調試接口電路的設計JTAG是英文“Joint Test Action Group（聯(lián)合測試行為組織）”的詞頭字母的簡寫，是由幾家主要的電子制造商發(fā)起制訂的PCB和IC測試標準。該標準規(guī)定了進行邊界掃描所需要的硬件和軟件。JTAG主要應用于：電路的邊界掃描測試和可編程芯片的在線系統(tǒng)編程。JTAG也是一種國際標準測試協(xié)議（IEEE ），主要用于芯片內部測試[11]。HJTAG是HJTAG團隊開發(fā)的一款自主原創(chuàng)的ARM仿真套件，HJTAG開發(fā)套件主要包括了：HJTAGSERVER 調試軟件，HFLASHER 燒寫軟件，及高速HJTAGUSB仿真器.。使用 HJTAG，你可以輕松地通過WIGGLER或者 SDTJTAG或用戶自定義的JTAG小板調試所有的ARM7/ARM9處理器。本設計開發(fā)板硬件完成后，連接測試底板上的20針JTAG測試口到PC上，通過JTAG口可以與片上、片外的存儲器和控制器交換數(shù)據(jù)，最終完成測試及相關分析。如圖37所示為本設計測試底板上JTAG口的原理圖。圖37調試電路原理圖20針JTAG接口的引腳功能描述參見表32。表32 20針JTAG接口定義引腳名稱描述序號名稱功能1VCC2VCC3nTRST測試系統(tǒng)復位信號5TDI測試數(shù)據(jù)串行輸入7TMS測試模式選擇9TCK測試時鐘11RTCK測試時鐘返回信號13TDO測試數(shù)據(jù)串行輸出15nRESET目標系統(tǒng)復位信號其中，119腳為NC，111120為GND。經(jīng)過反復調試，整個開發(fā)板的硬件設計基本完成，可以安全上電，并通過HJTAG測試找到核心板的ARM9核心。 開發(fā)板硬件原理圖進行硬件設計開發(fā)，首先需要進行原理圖設計，需要將一個個的元器件按一定的邏輯關系連接起來。原理圖其實就是電路圖，它一般被視為PCB設計過程的第一步，也是電子工程技術人員對產品設想的具體實現(xiàn)[6]。電路原理圖的設計過程可分為以下幾個步驟：（1）設置電路圖紙參數(shù)及相關信息；（2）裝入所需要的元件庫；（3）放置元件；（4）電路圖布線；（5）調整、檢查和修改；（6）補充完善；（7）保存和打印輸出。原理圖設計的基本規(guī)范如下：（1）各功能塊布局要合理，整份原理圖需布局均衡。避免有些地方很擠，而有些地方又很松，同PCB設計同等道理。（2）盡量將各功能部分模塊化(如功放RADIO，EVOL，SUBWOOFER等),以便于同類機型資源共享，各功能模塊界線需清晰。（3）接插口盡量分布在圖紙的四周圍，示意實際接口外形及每一接腳的功能。（4）每一部件(如TUNER、IC)電源的去耦電阻/電容需置于對應腳的就近處。（5）濾波器件(如高/低頻濾波電容，電感)需置于作用部位的就近處。（6）重要的控制或信號線需標明流向及用文字標明功能。（7）CPU為整機的控制中心，接口線最多。故CPU周邊需留多一些空間進行布線及相關標注，而不致于顯得過分擁擠。如圖38所示為開發(fā)板硬件設計的原理圖整體圖。圖38開發(fā)板原理圖此原理圖按功能模塊分區(qū)域布局，總體上可分為七個區(qū)域：S3C24電源、各類總線、中斷控制、A/D轉換、晶振及復位、I/O接口。東華理工大學畢業(yè)設計（論文） 開發(fā)板硬件的PCB板設計4. 開發(fā)板硬件的PCB板設計電路設計自動化 EDA(Electronic Design Automation)指的就是將電路設計中各種工作交由計算機來協(xié)助完成。Cadence公司是世界上最大的EDA公司之一，產品眾多，其中PSD和SPB是其EDA產品中的一部分，具有功能強大、性能卓越等特點。Cadence軟件對PCB板級的電路系統(tǒng)設計流程包括原理圖輸入，數(shù)字、模擬及混合電路仿真，自動布局、布線，印制電路板圖及生產制造數(shù)據(jù)輸出，以及針對高速PCB板電路的信號完整性分析等。本章的主要內容包括：(1)PCB的基本概念；(2)PCB信號線的布線；(2)布線后完整性的PCB板；(4)提高該板抗電磁干擾能力的措施。 PCB的基本概念在電子系統(tǒng)中，需要各種長度的走線。在這些走線上，信號從線的始端(例如信號源)傳輸?shù)浇K端(例如負載)需要一定的時間。已經(jīng)證實電信號在分布良好的導線中的傳輸速度為 3108m/s。假設走線的長度為5m，信號從始端到終端就需要17ns，也就是說，信號存在17ns延時。這種延時在低速系統(tǒng)中可以忽略，但在高速電路中，這個數(shù)量級的延時是不能忽略的。同時在高速電路板設計還需要考慮其他的問題，例如當信號在導線上高速傳輸時，如果始端阻抗與終端阻抗不匹配，將會出現(xiàn)電磁波的反射現(xiàn)象，它會使信號失真，產生有害的干擾脈沖，從而影響整個系統(tǒng)運行。因此，在設計高速電路時，信號延時的問題必須認真考慮，電路分析需要引入EMI/EMC分析，在這種情況下，經(jīng)典的集總線電路理論己不再適用，在電路仿真設計程序中應使用分布電路模型。 高速電路定義及高速信號確定通常，數(shù)字邏輯電路的頻率達到或者超過50MHZ，并且工作在這個頻率之上的電路占整個系統(tǒng)的1/3以上，就可以稱其為高速電路。實際上，與信號本身的頻率相比，信號邊沿的諧波頻率更高，信號快速變化的跳變(上升沿或下降沿)引發(fā)了信號傳輸?shù)姆穷A期結果。如果線傳播延時大于數(shù)字信號驅動端上升時間的1/2，則可認為此類信號是高速信號并產生傳輸線效應。信號的傳遞發(fā)生在信號狀態(tài)改變的瞬間，如上升或下降時間。信號從驅動端到接收端經(jīng)過一段固定的時間，如果傳輸時間小于上升或下降時間的1/2，那么在信號改變狀態(tài)之前，來自接收端的反射信號將到達驅動端。否則，反射信號將在信號改變狀態(tài)之后達到驅動端。當反射信號很強時，疊加的波形就有可能改變邏輯狀態(tài)。在進行PCB布線以前還要確定哪些信號是高速信號。通常，通過器件手冊可以查出信號上升時間的典型值。而在PCB設計中，實際布線長度決定了信號的傳播時間。如果過孔多、器件管腳多或網(wǎng)線上設置的約束多，將導致延時增大。一般情況下。以Tr表示信號上升時間，Tpd表示信號線傳播延時，若Tr≥4Tpd，信號將落在安全區(qū)域。若2Tpd≤Tr≤4Tpd，信號將落在不確定區(qū)域。若Tr≤2Tpd，信號將落在問題區(qū)域。當信號落在不確定區(qū)域或問題區(qū)域時，應該使用高速布線方法進行PCB設計[16]。 傳輸線一般可以用串聯(lián)和并聯(lián)的電容、電阻和電感結構等效PCB板上的走線?！?。由于存在絕緣層的緣故，并聯(lián)電阻阻值通常很高。將寄生電阻、電容和電感加到實際的PCB連線中之后，連線上的最終阻抗稱為特征阻抗Z0。線徑越窄、距電源/地越遠或隔離層的介電常數(shù)越低，特征阻抗就越大。如果接收端和傳輸線的阻抗不匹配，那么輸出的信號和信號最終的穩(wěn)定狀態(tài)將不同，從而引起信號在接收端產生反射。該反射信號將傳回到信號的發(fā)射端，并將再次被反射回來，直至反射信號隨著能量的減弱而幅度隨之減小，最終信號的電壓和電流達到穩(wěn)定。此效應稱之為振蕩，在信號的上升沿和下降沿經(jīng)?？梢钥吹叫盘柕恼袷帯；谏鲜龆x的傳輸線模型，歸納起來，傳輸線會對整個電路設計帶來以下效應：1．反射信號如果一根走線沒有被正確終結(終端匹配)。那么來自驅動端的信號脈沖在接收端將被反射。從而引發(fā)不預期效應，使信號輪廓失真。反射信號產生的主要原因包括過長的走線、未被匹配終結的傳輸線、過量電容或電感以及阻抗失配。2．信號延時和時序錯誤信號延時和時序錯誤表現(xiàn)為信號在邏輯電平的高、低門限之間變化時，保持一段時間信號不跳變。過多的信號延時可能導致時序錯誤和器件功能的混亂。信號延時產生的原因包括驅動過載、走線過長。3．多次跨越邏輯電平門限錯誤信號在跳變過程中可能多次跨越邏輯電平門限，從而導致這一類錯誤的發(fā)生。多次跨越邏輯電平門限錯誤是信號振蕩的一種特殊形式，即信號振蕩發(fā)生在邏輯電平門限附近，多次跨越邏輯電平門限將導致邏輯功能紊亂。4．過沖與下沖走線過長或者信號變化太快，可以導致過沖與下沖的發(fā)生。盡管大多數(shù)元器件的接收端有輸入保護二極管保護，但有時過沖電平會遠遠超過元器件的電源電壓范圍，仍會導致元器件的損壞。5．串擾在一根信號線上有信號通過時，在PCB板上與之相鄰的信號線會感應出相關的信號，這種現(xiàn)象稱之為串擾。異步信號和時鐘信號更容易產生串擾。解決串擾的方法是移開發(fā)生串擾的信號線或屏蔽被嚴重干擾的信號。信號線距離地線越近或加大線間距，可以減少串擾信號。6．電磁輻射電磁干擾(Electro—Magnetic Interference，EMI)，包括產生過量的電磁輻射及對電磁輻射的敏感性兩個方面。EMI表現(xiàn)為在數(shù)字系統(tǒng)加電運行時，會向周圍環(huán)境輻射電磁波，從而使周圍環(huán)境中正常工作的電子設備受到干擾。EM工產生的主要原因是，電路的工作頻率太高，以及PCB布局布線不合理。通?？稍谠O計的每個環(huán)節(jié)應用控制EMI的各項設計規(guī)則，以達到控制EM工的目的。 高速PCB信號線的布線 高速PCB信號線的布線基本原則 (1)合理選擇層數(shù)。高頻電路往往集成度較高，且布線密度較大，因此必須采用多層板進行布線，這也是降低干擾的有效手段。有資料顯示，同種材料的兩層板要比一面板的噪聲低，但是板層數(shù)越高，制造工藝越復雜，成本也越高。(2)減少高速電路器件管腳間引線的彎折。高頻電路布線的引線最好采用全直線，需要彎折時，可用45“折線或圓弧線，這樣可以減少高頻信號對外的發(fā)射和相互間的藕合。(3)縮短高頻電路器件管腳間的引線。滿足布線最短的最有效手段是在自動布線前對重要高速網(wǎng)絡進行布線預約。(4)減少高頻電路器件管腳間的引線層間交替。所謂減少引線的層間交替，是指減少元件連接過程中一所用的過孔。，減少過孔數(shù)量能顯著地提高速度。(5)注意信號線近距離平行走線時所引入的交叉干擾。若無法避免平行分布，可在平行信號線的反面布置大面積的地，從而大幅度地減少干擾。同層內平行走線幾乎無法避免，但是在相鄰的兩個層的走線方向務必取為相互垂直，在高頻電路布線中最好在相鄰層分別進行水平豎直布線。(6)對特別重要的信號線或局部單元實施地線包圍的措施。對時鐘等單元局部進行包地處理對高速系統(tǒng)將非常有益。(7)各類信號走線不能形成環(huán)路，也不能形成電流環(huán)路。(8)每個集成電路塊的附近應設置一個高頻去藕電容[16]。 地線設計 在電子設備中，控制干擾的重要方法是接地。如能將接地和屏蔽正確結合起來使用，可以解決大部分的干擾問題。在電子設備中，地線結構大致分為系統(tǒng)地、機殼地(屏蔽地)、數(shù)字地(邏輯地)和模擬地等。在地線設計中應注意以下幾點：(1)正確選擇單點接地與多點接地在低頻電路中，信號的工作頻率通常小于1MHz，布線和器件間的電感影響較小，而接地電路形成的環(huán)流對干擾影響比較大，因此應采用一點接地方式。當信號工作頻率大于10MHz時，地線阻抗將變得很大，此時應盡量降低地線阻抗，應采用就近多點接地方式。當工作頻率在1～10MHz時，若采用一點接地方式，其地線長度不應超過波長的1