【文章內(nèi)容簡(jiǎn)介】 頻率濾除，以達(dá)到抑制和防止干擾的目的；值為10uF且有正負(fù)極的則為去耦電容，它能抑制因負(fù)載變化而產(chǎn)生的噪聲。 串行接口電路設(shè)計(jì)RS232C是一種很常用的串行數(shù)據(jù)傳輸總線標(biāo)準(zhǔn)。隨著微型計(jì)算機(jī)和微控制器的發(fā)展，不僅遠(yuǎn)距離通信，近距離通信也采用該方式。在近距離通信系統(tǒng)中，不再使用電話線和MODEM。而直接進(jìn)行端到端的連接。RS232C標(biāo)準(zhǔn)采用的接口是9芯或25芯的D型插頭，以常用的9針插頭為例，其引腳描述如下表31所示：引腳 名稱功能描述1DCD數(shù)據(jù)載波檢測(cè)2RXD數(shù)據(jù)請(qǐng)求3TXD數(shù)據(jù)發(fā)送4DTR數(shù)據(jù)終端準(zhǔn)備好5GND地6DSR數(shù)據(jù)設(shè)備準(zhǔn)備好7RTS請(qǐng)求發(fā)送8CTS清除發(fā)送9RI振鈴指示表31 9芯D型插頭引腳信號(hào)描述 要完成最基本的串行通信功能，實(shí)際上只需要3個(gè)引腳RXD、TXD和GND即可，但由于RS232C標(biāo)準(zhǔn)所定義的高低電平信號(hào)與S3C2410系統(tǒng)的LVTTL電路所定義的高、低電平信號(hào)完全不同，LVTTL的標(biāo)準(zhǔn)邏輯“1”對(duì)應(yīng)2~，標(biāo)準(zhǔn)邏輯“0”，而RS232C標(biāo)準(zhǔn)采用負(fù)邏輯方式，標(biāo)準(zhǔn)邏輯“1’’對(duì)應(yīng)5V~15V電平，標(biāo)準(zhǔn)邏輯“0’’對(duì)應(yīng)+5V+15V電平。顯然，兩者間要進(jìn)行通信必須經(jīng)過(guò)信號(hào)電平的轉(zhuǎn)化。其接口電路圖 如圖34所示：圖34串行接口原理圖本課程設(shè)計(jì)了兩個(gè)UART0相連的RS232C電路。 IIC總線接口電路設(shè)計(jì)IIC總線是一種用于IC器件之間連接的二線制總線。它通過(guò)SDA(串行數(shù)據(jù)線)及SCL(串行時(shí)鐘線)兩線在連接到總線上的器件之間傳送信息，并根據(jù)地址識(shí)別每個(gè)器件。盡管這個(gè)總線結(jié)構(gòu)沒(méi)有并行總線那樣大的吞吐能力，但由于連接線和連接引腳少，因此其構(gòu)成的系統(tǒng)價(jià)格低，器件間總線簡(jiǎn)單，結(jié)構(gòu)緊湊，而且在總線上增加器件不影響系統(tǒng)的正常工作，系統(tǒng)修改和可擴(kuò)展性好。即使有不同時(shí)鐘速度的器件連接到總線上，也能很方便地確定總線的時(shí)鐘，因此在嵌入式系統(tǒng)中得到了廣泛的應(yīng)用。S3C2410內(nèi)含一個(gè)IIC總線主控器，可方便地與各種帶有IIC接口的器件相連。在本設(shè)計(jì)中，外擴(kuò)了一片CSI24C64作IIC存儲(chǔ)器。CSI24C64提供64Kb的EEPROM存儲(chǔ)空間，可用于少存放量在系統(tǒng)掉電時(shí)需要保存的數(shù)據(jù)。S3C2410的IIC接口電路如35所示： 圖35 I2C總線原理圖 復(fù)位按鍵電路由于ARM芯片的高速、低功耗、低工作電壓導(dǎo)致其噪聲容限低，對(duì)電源的紋波、瞬態(tài)響應(yīng)性能、時(shí)鐘源的穩(wěn)定性、電源監(jiān)控可靠性等諸多方面也提出了更高的要求。復(fù)位按鍵電路設(shè)計(jì)原理圖如圖36所示。圖36 復(fù)位電路原理圖 本開(kāi)發(fā)板的復(fù)位電路設(shè)計(jì)只采用一個(gè)按鍵實(shí)施控制，以滿足要求。nRSTIN信號(hào)是由用戶板輸入的復(fù)位控制信號(hào)，用戶板上可以將nRSTIN引腳接一個(gè)復(fù)位按鍵，用于手動(dòng)復(fù)位。 調(diào)試接口電路的設(shè)計(jì)JTAG是英文“Joint Test Action Group（聯(lián)合測(cè)試行為組織）”的詞頭字母的簡(jiǎn)寫，是由幾家主要的電子制造商發(fā)起制訂的PCB和IC測(cè)試標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)規(guī)定了進(jìn)行邊界掃描所需要的硬件和軟件。JTAG主要應(yīng)用于：電路的邊界掃描測(cè)試和可編程芯片的在線系統(tǒng)編程。JTAG也是一種國(guó)際標(biāo)準(zhǔn)測(cè)試協(xié)議（IEEE ），主要用于芯片內(nèi)部測(cè)試[11]。HJTAG是HJTAG團(tuán)隊(duì)開(kāi)發(fā)的一款自主原創(chuàng)的ARM仿真套件，HJTAG開(kāi)發(fā)套件主要包括了：HJTAGSERVER 調(diào)試軟件，HFLASHER 燒寫軟件，及高速HJTAGUSB仿真器.。使用 HJTAG，你可以輕松地通過(guò)WIGGLER或者 SDTJTAG或用戶自定義的JTAG小板調(diào)試所有的ARM7/ARM9處理器。本設(shè)計(jì)開(kāi)發(fā)板硬件完成后，連接測(cè)試底板上的20針JTAG測(cè)試口到PC上，通過(guò)JTAG口可以與片上、片外的存儲(chǔ)器和控制器交換數(shù)據(jù)，最終完成測(cè)試及相關(guān)分析。如圖37所示為本設(shè)計(jì)測(cè)試底板上JTAG口的原理圖。圖37調(diào)試電路原理圖20針JTAG接口的引腳功能描述參見(jiàn)表32。表32 20針JTAG接口定義引腳名稱描述序號(hào)名稱功能1VCC2VCC3nTRST測(cè)試系統(tǒng)復(fù)位信號(hào)5TDI測(cè)試數(shù)據(jù)串行輸入7TMS測(cè)試模式選擇9TCK測(cè)試時(shí)鐘11RTCK測(cè)試時(shí)鐘返回信號(hào)13TDO測(cè)試數(shù)據(jù)串行輸出15nRESET目標(biāo)系統(tǒng)復(fù)位信號(hào)其中，119腳為NC，111120為GND。經(jīng)過(guò)反復(fù)調(diào)試，整個(gè)開(kāi)發(fā)板的硬件設(shè)計(jì)基本完成，可以安全上電，并通過(guò)HJTAG測(cè)試找到核心板的ARM9核心。 開(kāi)發(fā)板硬件原理圖進(jìn)行硬件設(shè)計(jì)開(kāi)發(fā)，首先需要進(jìn)行原理圖設(shè)計(jì)，需要將一個(gè)個(gè)的元器件按一定的邏輯關(guān)系連接起來(lái)。原理圖其實(shí)就是電路圖，它一般被視為PCB設(shè)計(jì)過(guò)程的第一步，也是電子工程技術(shù)人員對(duì)產(chǎn)品設(shè)想的具體實(shí)現(xiàn)[6]。電路原理圖的設(shè)計(jì)過(guò)程可分為以下幾個(gè)步驟：（1）設(shè)置電路圖紙參數(shù)及相關(guān)信息；（2）裝入所需要的元件庫(kù)；（3）放置元件；（4）電路圖布線；（5）調(diào)整、檢查和修改；（6）補(bǔ)充完善；（7）保存和打印輸出。原理圖設(shè)計(jì)的基本規(guī)范如下：（1）各功能塊布局要合理，整份原理圖需布局均衡。避免有些地方很擠，而有些地方又很松，同PCB設(shè)計(jì)同等道理。（2）盡量將各功能部分模塊化(如功放RADIO，EVOL，SUBWOOFER等),以便于同類機(jī)型資源共享，各功能模塊界線需清晰。（3）接插口盡量分布在圖紙的四周圍，示意實(shí)際接口外形及每一接腳的功能。（4）每一部件(如TUNER、IC)電源的去耦電阻/電容需置于對(duì)應(yīng)腳的就近處。（5）濾波器件(如高/低頻濾波電容，電感)需置于作用部位的就近處。（6）重要的控制或信號(hào)線需標(biāo)明流向及用文字標(biāo)明功能。（7）CPU為整機(jī)的控制中心，接口線最多。故CPU周邊需留多一些空間進(jìn)行布線及相關(guān)標(biāo)注，而不致于顯得過(guò)分擁擠。如圖38所示為開(kāi)發(fā)板硬件設(shè)計(jì)的原理圖整體圖。圖38開(kāi)發(fā)板原理圖此原理圖按功能模塊分區(qū)域布局，總體上可分為七個(gè)區(qū)域：S3C24電源、各類總線、中斷控制、A/D轉(zhuǎn)換、晶振及復(fù)位、I/O接口。東華理工大學(xué)畢業(yè)設(shè)計(jì)（論文） 開(kāi)發(fā)板硬件的PCB板設(shè)計(jì)4. 開(kāi)發(fā)板硬件的PCB板設(shè)計(jì)電路設(shè)計(jì)自動(dòng)化 EDA(Electronic Design Automation)指的就是將電路設(shè)計(jì)中各種工作交由計(jì)算機(jī)來(lái)協(xié)助完成。Cadence公司是世界上最大的EDA公司之一，產(chǎn)品眾多，其中PSD和SPB是其EDA產(chǎn)品中的一部分，具有功能強(qiáng)大、性能卓越等特點(diǎn)。Cadence軟件對(duì)PCB板級(jí)的電路系統(tǒng)設(shè)計(jì)流程包括原理圖輸入，數(shù)字、模擬及混合電路仿真，自動(dòng)布局、布線，印制電路板圖及生產(chǎn)制造數(shù)據(jù)輸出，以及針對(duì)高速PCB板電路的信號(hào)完整性分析等。本章的主要內(nèi)容包括：(1)PCB的基本概念；(2)PCB信號(hào)線的布線；(2)布線后完整性的PCB板；(4)提高該板抗電磁干擾能力的措施。 PCB的基本概念在電子系統(tǒng)中，需要各種長(zhǎng)度的走線。在這些走線上，信號(hào)從線的始端(例如信號(hào)源)傳輸?shù)浇K端(例如負(fù)載)需要一定的時(shí)間。已經(jīng)證實(shí)電信號(hào)在分布良好的導(dǎo)線中的傳輸速度為 3108m/s。假設(shè)走線的長(zhǎng)度為5m，信號(hào)從始端到終端就需要17ns，也就是說(shuō)，信號(hào)存在17ns延時(shí)。這種延時(shí)在低速系統(tǒng)中可以忽略，但在高速電路中，這個(gè)數(shù)量級(jí)的延時(shí)是不能忽略的。同時(shí)在高速電路板設(shè)計(jì)還需要考慮其他的問(wèn)題，例如當(dāng)信號(hào)在導(dǎo)線上高速傳輸時(shí)，如果始端阻抗與終端阻抗不匹配，將會(huì)出現(xiàn)電磁波的反射現(xiàn)象，它會(huì)使信號(hào)失真，產(chǎn)生有害的干擾脈沖，從而影響整個(gè)系統(tǒng)運(yùn)行。因此，在設(shè)計(jì)高速電路時(shí)，信號(hào)延時(shí)的問(wèn)題必須認(rèn)真考慮，電路分析需要引入EMI/EMC分析，在這種情況下，經(jīng)典的集總線電路理論己不再適用，在電路仿真設(shè)計(jì)程序中應(yīng)使用分布電路模型。 高速電路定義及高速信號(hào)確定通常，數(shù)字邏輯電路的頻率達(dá)到或者超過(guò)50MHZ，并且工作在這個(gè)頻率之上的電路占整個(gè)系統(tǒng)的1/3以上，就可以稱其為高速電路。實(shí)際上，與信號(hào)本身的頻率相比，信號(hào)邊沿的諧波頻率更高，信號(hào)快速變化的跳變(上升沿或下降沿)引發(fā)了信號(hào)傳輸?shù)姆穷A(yù)期結(jié)果。如果線傳播延時(shí)大于數(shù)字信號(hào)驅(qū)動(dòng)端上升時(shí)間的1/2，則可認(rèn)為此類信號(hào)是高速信號(hào)并產(chǎn)生傳輸線效應(yīng)。信號(hào)的傳遞發(fā)生在信號(hào)狀態(tài)改變的瞬間，如上升或下降時(shí)間。信號(hào)從驅(qū)動(dòng)端到接收端經(jīng)過(guò)一段固定的時(shí)間，如果傳輸時(shí)間小于上升或下降時(shí)間的1/2，那么在信號(hào)改變狀態(tài)之前，來(lái)自接收端的反射信號(hào)將到達(dá)驅(qū)動(dòng)端。否則，反射信號(hào)將在信號(hào)改變狀態(tài)之后達(dá)到驅(qū)動(dòng)端。當(dāng)反射信號(hào)很強(qiáng)時(shí)，疊加的波形就有可能改變邏輯狀態(tài)。在進(jìn)行PCB布線以前還要確定哪些信號(hào)是高速信號(hào)。通常，通過(guò)器件手冊(cè)可以查出信號(hào)上升時(shí)間的典型值。而在PCB設(shè)計(jì)中，實(shí)際布線長(zhǎng)度決定了信號(hào)的傳播時(shí)間。如果過(guò)孔多、器件管腳多或網(wǎng)線上設(shè)置的約束多，將導(dǎo)致延時(shí)增大。一般情況下。以Tr表示信號(hào)上升時(shí)間，Tpd表示信號(hào)線傳播延時(shí)，若Tr≥4Tpd，信號(hào)將落在安全區(qū)域。若2Tpd≤Tr≤4Tpd，信號(hào)將落在不確定區(qū)域。若Tr≤2Tpd，信號(hào)將落在問(wèn)題區(qū)域。當(dāng)信號(hào)落在不確定區(qū)域或問(wèn)題區(qū)域時(shí)，應(yīng)該使用高速布線方法進(jìn)行PCB設(shè)計(jì)[16]。 傳輸線一般可以用串聯(lián)和并聯(lián)的電容、電阻和電感結(jié)構(gòu)等效PCB板上的走線?！?。由于存在絕緣層的緣故，并聯(lián)電阻阻值通常很高。將寄生電阻、電容和電感加到實(shí)際的PCB連線中之后，連線上的最終阻抗稱為特征阻抗Z0。線徑越窄、距電源/地越遠(yuǎn)或隔離層的介電常數(shù)越低，特征阻抗就越大。如果接收端和傳輸線的阻抗不匹配，那么輸出的信號(hào)和信號(hào)最終的穩(wěn)定狀態(tài)將不同，從而引起信號(hào)在接收端產(chǎn)生反射。該反射信號(hào)將傳回到信號(hào)的發(fā)射端，并將再次被反射回來(lái)，直至反射信號(hào)隨著能量的減弱而幅度隨之減小，最終信號(hào)的電壓和電流達(dá)到穩(wěn)定。此效應(yīng)稱之為振蕩，在信號(hào)的上升沿和下降沿經(jīng)?？梢钥吹叫盘?hào)的振蕩?；谏鲜龆x的傳輸線模型，歸納起來(lái)，傳輸線會(huì)對(duì)整個(gè)電路設(shè)計(jì)帶來(lái)以下效應(yīng)：1．反射信號(hào)如果一根走線沒(méi)有被正確終結(jié)(終端匹配)。那么來(lái)自驅(qū)動(dòng)端的信號(hào)脈沖在接收端將被反射。從而引發(fā)不預(yù)期效應(yīng)，使信號(hào)輪廓失真。反射信號(hào)產(chǎn)生的主要原因包括過(guò)長(zhǎng)的走線、未被匹配終結(jié)的傳輸線、過(guò)量電容或電感以及阻抗失配。2．信號(hào)延時(shí)和時(shí)序錯(cuò)誤信號(hào)延時(shí)和時(shí)序錯(cuò)誤表現(xiàn)為信號(hào)在邏輯電平的高、低門限之間變化時(shí)，保持一段時(shí)間信號(hào)不跳變。過(guò)多的信號(hào)延時(shí)可能導(dǎo)致時(shí)序錯(cuò)誤和器件功能的混亂。信號(hào)延時(shí)產(chǎn)生的原因包括驅(qū)動(dòng)過(guò)載、走線過(guò)長(zhǎng)。3．多次跨越邏輯電平門限錯(cuò)誤信號(hào)在跳變過(guò)程中可能多次跨越邏輯電平門限，從而導(dǎo)致這一類錯(cuò)誤的發(fā)生。多次跨越邏輯電平門限錯(cuò)誤是信號(hào)振蕩的一種特殊形式，即信號(hào)振蕩發(fā)生在邏輯電平門限附近，多次跨越邏輯電平門限將導(dǎo)致邏輯功能紊亂。4．過(guò)沖與下沖走線過(guò)長(zhǎng)或者信號(hào)變化太快，可以導(dǎo)致過(guò)沖與下沖的發(fā)生。盡管大多數(shù)元器件的接收端有輸入保護(hù)二極管保護(hù)，但有時(shí)過(guò)沖電平會(huì)遠(yuǎn)遠(yuǎn)超過(guò)元器件的電源電壓范圍，仍會(huì)導(dǎo)致元器件的損壞。5．串?dāng)_在一根信號(hào)線上有信號(hào)通過(guò)時(shí)，在PCB板上與之相鄰的信號(hào)線會(huì)感應(yīng)出相關(guān)的信號(hào)，這種現(xiàn)象稱之為串?dāng)_。異步信號(hào)和時(shí)鐘信號(hào)更容易產(chǎn)生串?dāng)_。解決串?dāng)_的方法是移開(kāi)發(fā)生串?dāng)_的信號(hào)線或屏蔽被嚴(yán)重干擾的信號(hào)。信號(hào)線距離地線越近或加大線間距，可以減少串?dāng)_信號(hào)。6．電磁輻射電磁干擾(Electro—Magnetic Interference，EMI)，包括產(chǎn)生過(guò)量的電磁輻射及對(duì)電磁輻射的敏感性兩個(gè)方面。EMI表現(xiàn)為在數(shù)字系統(tǒng)加電運(yùn)行時(shí)，會(huì)向周圍環(huán)境輻射電磁波，從而使周圍環(huán)境中正常工作的電子設(shè)備受到干擾。EM工產(chǎn)生的主要原因是，電路的工作頻率太高，以及PCB布局布線不合理。通常可在設(shè)計(jì)的每個(gè)環(huán)節(jié)應(yīng)用控制EMI的各項(xiàng)設(shè)計(jì)規(guī)則，以達(dá)到控制EM工的目的。 高速PCB信號(hào)線的布線 高速PCB信號(hào)線的布線基本原則 (1)合理選擇層數(shù)。高頻電路往往集成度較高，且布線密度較大，因此必須采用多層板進(jìn)行布線，這也是降低干擾的有效手段。有資料顯示，同種材料的兩層板要比一面板的噪聲低，但是板層數(shù)越高，制造工藝越復(fù)雜，成本也越高。(2)減少高速電路器件管腳間引線的彎折。高頻電路布線的引線最好采用全直線，需要彎折時(shí)，可用45“折線或圓弧線，這樣可以減少高頻信號(hào)對(duì)外的發(fā)射和相互間的藕合。(3)縮短高頻電路器件管腳間的引線。滿足布線最短的最有效手段是在自動(dòng)布線前對(duì)重要高速網(wǎng)絡(luò)進(jìn)行布線預(yù)約。(4)減少高頻電路器件管腳間的引線層間交替。所謂減少引線的層間交替，是指減少元件連接過(guò)程中一所用的過(guò)孔。，減少過(guò)孔數(shù)量能顯著地提高速度。(5)注意信號(hào)線近距離平行走線時(shí)所引入的交叉干擾。若無(wú)法避免平行分布，可在平行信號(hào)線的反面布置大面積的地，從而大幅度地減少干擾。同層內(nèi)平行走線幾乎無(wú)法避免，但是在相鄰的兩個(gè)層的走線方向務(wù)必取為相互垂直，在高頻電路布線中最好在相鄰層分別進(jìn)行水平豎直布線。(6)對(duì)特別重要的信號(hào)線或局部單元實(shí)施地線包圍的措施。對(duì)時(shí)鐘等單元局部進(jìn)行包地處理對(duì)高速系統(tǒng)將非常有益。(7)各類信號(hào)走線不能形成環(huán)路，也不能形成電流環(huán)路。(8)每個(gè)集成電路塊的附近應(yīng)設(shè)置一個(gè)高頻去藕電容[16]。 地線設(shè)計(jì) 在電子設(shè)備中，控制干擾的重要方法是接地。如能將接地和屏蔽正確結(jié)合起來(lái)使用，可以解決大部分的干擾問(wèn)題。在電子設(shè)備中，地線結(jié)構(gòu)大致分為系統(tǒng)地、機(jī)殼地(屏蔽地)、數(shù)字地(邏輯地)和模擬地等。在地線設(shè)計(jì)中應(yīng)注意以下幾點(diǎn)：(1)正確選擇單點(diǎn)接地與多點(diǎn)接地在低頻電路中，信號(hào)的工作頻率通常小于1MHz，布線和器件間的電感影響較小，而接地電路形成的環(huán)流對(duì)干擾影響比較大，因此應(yīng)采用一點(diǎn)接地方式。當(dāng)信號(hào)工作頻率大于10MHz時(shí)，地線阻抗將變得很大，此時(shí)應(yīng)盡量降低地線阻抗，應(yīng)采用就近多點(diǎn)接地方式。當(dāng)工作頻率在1～10MHz時(shí)，若采用一點(diǎn)接地方式，其地線長(zhǎng)度不應(yīng)超過(guò)波長(zhǎng)的1