基于eda的fpga的實(shí)驗(yàn)開發(fā)板的設(shè)計(jì)與程序調(diào)試課程設(shè)計(jì)報(bào)告(編輯修改稿)
2025-08-24 12:44 本頁面
【文章內(nèi)容簡(jiǎn)介】 : IN std_logic。 dataout : OUT std_logic_vector(7 DOWNTO 0)。 各段數(shù)據(jù)輸出 en : OUT std_logic_vector(7 DOWNTO 0))。 COM 使能輸出 END seg70。 ARCHITECTURE arch OF seg70 IS signal t_scan : std_logic_vector(15 downto 0 )。 signal data4 : std_logic_vector(3 downto 0)。 signal dataout_xhdl1 : std_logic_vector(7 downto 0)。 signal en_xhdl : std_logic_vector(7 downto 0)。 begin dataout=dataout_xhdl1。 en=en_xhdl。 process(clk,rst) begin if(rst=39。039。)then t_scan=0000000000000000。 elsif(clk39。event and clk=39。139。)then t_scan=t_scan+1。 end if。 end process。 process(t_scan(15 downto 13)) begin case t_scan(15 downto 13) is when000= en_xhdl=11111110。 when001= en_xhdl=11111101。 when010= en_xhdl=11111011。 when011= en_xhdl=11110111。 when100= en_xhdl=11101111。 when101= en_xhdl=11011111。
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