verilog實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)報(bào)告格式要求(編輯修改稿)
2025-04-19 00:35 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 測(cè)試模塊。[3] 利用分頻器控制檢測(cè)電路檢測(cè)的時(shí)間間隔。四、實(shí)驗(yàn)步驟、分析及結(jié)果（在下面寫(xiě)出你的代碼）代碼：module seqdet (rst, clk,seq, det)。 input clk, rst。 input seq。 output det。 reg det。 reg [2:0] cstate, nstate。 parameter IDLE = 339。d0, A_1 = 339。d1, B_10 = 339。d2, C_100 = 339。d3, D_1001 = 339。d4, E_10010 = 339。d5。 always @ (posedge clk or posedge rst) if (rst) cstate = IDLE。 else cstate = nstate。 always @ (seq or cstate) case (cstate) IDLE : if (seq == 1) nstate = A_1。 else nstate = IDLE。 A_1: if (seq == 0) nstate = B_10。 else nstate = A_1。 B_10: if (seq == 0) nstate = C_100。 else nstate = A_1。 C_100: if (seq == 1) nstate = D_1001。 else nstate = IDLE。 D_1001: if (seq == 0) nstate = E_10010。 else nstate = A_1。 E_10010: if (seq == 0) nstate = C_100。 else nstate = A_1。 default: nstate = IDLE。 endcase always @ (cstate) if (cstate == E_10010) det = 1。 else det = 0。endmodule結(jié)果如圖所示：發(fā)揮部分：module onesecond( input sys_clk, input rst, output clk_out )。reg clk_out。reg[24:0]counter。parameter N=50000000。always @(posedge sys_clk or posedge rst) if(rst) begin counter=139。b0。clk_out=139。b0。 end else if(counterN/2) begin counter=counter+139。b1。 end else begin counter=139。b0。 cl
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