verilog實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)報(bào)告格式要求(已改無錯(cuò)字)
2023-04-23 00:35:56 本頁面
【正文】 k_out=~clk_out。 end endmodulemodule seqdet (rst, clk,seq, det)。 input clk, rst。 input seq。 output det。 reg det。 reg [2:0] cstate, nstate。 parameter IDLE = 339。d0, A_1 = 339。d1, B_10 = 339。d2, C_100 = 339。d3, D_1001 = 339。d4, E_10010 = 339。d5。 always @ (posedge clk or posedge rst) if (rst) cstate = IDLE。 else cstate = nstate。 always @ (seq or cstate) case (cstate) IDLE : if (seq == 1) nstate = A_1。 else nstate = IDLE。 A_1: if (seq == 0) nstate = B_10。 else nstate = A_1。 B_10: if (seq == 0) nstate = C_100。 else nstate = A_1。 C_100: if (seq == 1) nstate = D_1001。 else nstate = IDLE。 D_1001: if (seq == 0) nstate = E_10010。 else nstate = A_1。 E_10010: if (seq == 0) nstate = C_100。 else nstate = A_1。 default: nstate = IDLE。 endcase always @ (cstate) if (cstate == E_10010) det = 1。 else det = 0。endmodulemodule Control(input clk,input rst,output clk_out,)。Wire seq,det。reg [1:0] state。module onesecond（clk,rst,clk_out )。seqdet (rst, clk,seq, det)。 endmodule指導(dǎo)師（簽名） 時(shí)間 實(shí)驗(yàn)（五）交通燈控制器設(shè)計(jì) 實(shí)驗(yàn)日期 20141212 同組者姓名 一、實(shí)驗(yàn)?zāi)康腫1] 掌握模塊化設(shè)計(jì)方法。[2] 掌握數(shù)字系統(tǒng)設(shè)計(jì)的方法和步驟。[3] 加深對(duì)可綜合風(fēng)格模塊的認(rèn)識(shí)
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