verilog實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)報(bào)告格式要求-展示頁(yè)
2025-04-01 00:35本頁(yè)面
【正文】 同組者姓名 一、實(shí)驗(yàn)?zāi)康腫1] 掌握條件語(yǔ)句在簡(jiǎn)單時(shí)序模塊設(shè)計(jì)中的使用。counter=0。 counter=0。 reg [27:0] counter。 input rst。 endmodule結(jié)果如圖所示：發(fā)揮部分：module div_225(clk_out,clk,rst)。 always (posedge clk or posedge reset) if (reset) clk_out=0。 input reset。四、實(shí)驗(yàn)步驟、分析及結(jié)果（在下面寫出你的代碼）代碼：module div_2 (clk_out,clk,reset)。 [3] 發(fā)揮部分：設(shè)計(jì)一個(gè)實(shí)現(xiàn)225次分頻的電路，并在FPGA開(kāi)發(fā)板上實(shí)現(xiàn)，用信號(hào)燈的閃爍來(lái)觀察分頻的結(jié)果。三、實(shí)驗(yàn)內(nèi)容[1] 設(shè)計(jì)一個(gè)實(shí)現(xiàn)2分頻時(shí)序邏輯電路。[3] 學(xué)習(xí)綜合和不同層次的仿真。 endendmodule結(jié)果如下：指導(dǎo)師（簽名） 時(shí)間 實(shí)驗(yàn)（二） 簡(jiǎn)單分頻時(shí)許邏輯電路的設(shè)計(jì) 實(shí)驗(yàn)日期 2014117 同組者姓名 一、實(shí)驗(yàn)?zāi)康腫1] 掌握最基本時(shí)序電路的實(shí)現(xiàn)方法。 else Y = 339。 else if ( A == B) Y = 339。 always (A or B ) begin if ( A B ) Y = 339。 input [1:0] B 。endmodule結(jié)果如圖所示：拓展代碼如下：module pare( Y ,A ,B )。assign c=aamp。 [4] 發(fā)揮部分：設(shè)計(jì)一個(gè)多位（2位）的數(shù)據(jù)比較器并在FPGA開(kāi)發(fā)板上實(shí)現(xiàn)該比較器。 [2] 完成一個(gè)可綜合的數(shù)據(jù)比較器的程序。 完成一個(gè)實(shí)驗(yàn)，就是一次最基本的科研訓(xùn)練，從預(yù)習(xí)到寫出一個(gè)實(shí)驗(yàn)報(bào)告，每一步都有極其豐富的學(xué)習(xí)內(nèi)容，要積極思考，認(rèn)真對(duì)待。（6）在實(shí)驗(yàn)中完成?？梢允菍?shí)驗(yàn)中的現(xiàn)象分析，對(duì)實(shí)驗(yàn)關(guān)鍵問(wèn)題的體會(huì)，實(shí)驗(yàn)的收獲和建議，也可解答思考題。 （8）小結(jié)或討論。 （7）數(shù)據(jù)處理結(jié)果。 （6）實(shí)驗(yàn)觀測(cè)記錄。 （5）實(shí)驗(yàn)內(nèi)容及步驟。 （4）實(shí)驗(yàn)原理。 （3）實(shí)驗(yàn)儀器及編號(hào)。實(shí)驗(yàn)報(bào)告格式要求一、實(shí)驗(yàn)報(bào)告內(nèi)容包括： （1）實(shí)驗(yàn)名稱。 （2）實(shí)驗(yàn)?zāi)康?。寫明儀器名稱、型號(hào)、編號(hào)。簡(jiǎn)單敘述有關(guān)實(shí)驗(yàn)原理（包括電路圖或光路圖或?qū)嶒?yàn)裝置示意圖）及測(cè)量中依據(jù)的的公式，式中各量的物理含義及單位，公式成立所應(yīng)滿足的實(shí)驗(yàn)條件等。根據(jù)實(shí)驗(yàn)內(nèi)容及實(shí)際的實(shí)驗(yàn)過(guò)程寫明關(guān)鍵步驟和安全注意要點(diǎn)。記錄原始測(cè)量數(shù)據(jù)、圖形等有關(guān)原始量，形式上要求整齊規(guī)范。根據(jù)實(shí)驗(yàn)要求，采用合適的方法進(jìn)行數(shù)據(jù)處理，誤差分析，最后寫出實(shí)際結(jié)果。內(nèi)容不限。二、書寫次序 （1）到（5）是進(jìn)行實(shí)驗(yàn)預(yù)習(xí)時(shí)就應(yīng)該完成的。做完實(shí)驗(yàn)后再在預(yù)習(xí)報(bào)告基礎(chǔ)上完成（7）（8）兩項(xiàng)。 實(shí)驗(yàn)（一） 簡(jiǎn)單的組合邏輯設(shè)計(jì) 實(shí)驗(yàn)日期 20141031 同組者姓名 一、實(shí)驗(yàn)?zāi)康腫1] 掌握基本組合邏輯電路的實(shí)現(xiàn)方法[2] 初步了解兩種基本組合邏輯電路的生成方法[3] 學(xué)習(xí)測(cè)試模塊的編寫[4] 通過(guò)綜合和布局布線了解不同層次仿真的物理意義二、實(shí)驗(yàn)儀器計(jì)算機(jī)、FPGA開(kāi)發(fā)板三、實(shí)驗(yàn)內(nèi)容[1] 在ISE軟件環(huán)境中進(jìn)行一次完整的設(shè)計(jì)流程，并在FPGA開(kāi)發(fā)板上實(shí)現(xiàn)與門的功能
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