verilog實驗報告實驗報告格式要求-文庫吧資料
2025-03-29 00:35本頁面
【正文】 9。d2, C_100 = 339。d0, A_1 = 339。 reg [2:0] cstate, nstate。 output det。 input clk, rst。 clk_out=~clk_out。 end else begin counter=139。 end else if(counterN/2) begin counter=counter+139。clk_out=139。always (posedge sys_clk or posedge rst) if(rst) begin counter=139。reg[24:0]counter。endmodule結(jié)果如圖所示：發(fā)揮部分：module onesecond( input sys_clk, input rst, output clk_out )。 endcase always (cstate) if (cstate == E_10010) det = 1。 else nstate = A_1。 else nstate = A_1。 else nstate = IDLE。 else nstate = A_1。 else nstate = A_1。 else nstate = IDLE。 else cstate = nstate。d5。d3, D_1001 = 339。d1, B_10 = 339。 parameter IDLE = 339。 reg det。 input seq。四、實驗步驟、分析及結(jié)果（在下面寫出你的代碼）代碼：module seqdet (rst, clk,seq, det)。[2] 完成上述序列檢測電路的測試模塊。二、實驗儀器計算機(jī)、FPGA開發(fā)板。[2] 掌握用Verilog編寫可綜合的有限狀態(tài)機(jī)的標(biāo)準(zhǔn)模版。end else counter=counter+1。end else if(counter==12500000) begin clk_out=~clk_out。always (posedge clk or posedge rst)begin if(rst) begin clk_out=0。endendmodule結(jié)果如圖所示：發(fā)揮部分：module div1s(input clk,rst,output reg clk_out )。counter=0。counter=0 。reg [5:0] counter。[3] 發(fā)揮部分： 設(shè)計一個模擬交通燈黃燈閃爍的電路，并在FPGA開發(fā)板上實現(xiàn)，要求黃燈每1s閃爍一次（，）。三、實驗內(nèi)容[1] 設(shè)計一個可綜合的分頻器，將50M系統(tǒng)時鐘分頻為1M的時鐘。[3] 學(xué)習(xí)測試模塊的編寫、綜合和不同層次的仿真。 endendmodule結(jié)果如圖所示：指導(dǎo)師（簽名） 時間 實驗（三）利用條件語句實現(xiàn)計數(shù)分頻時序電路 實驗日期 20141114
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