【文章內(nèi)容簡介】 I NV C CI N P U TC LR NV C CI N P U TC LKI N 1I N 2I N 3I N 4I N 5I N 6I N 7OUTV C CGND1 1 0 1 1 0 0O U T U TS I G 1O U T U TD ET EC T I O NS I G 0O U T U T第 8章 FPGA電路設(shè)計實例 圖 一次群幀同步碼檢測電路仿真波形 S I G 0S I G 1D E T E C T I OND A T A I NC L KC L R NN a m e : V a l u e :1010005 . 0 ? s 7 . 5 ? s 1 0 . 0 ? s 1 2 . 5 ? s 1 5 . 0 ? s 1 7 . 5 ? s 2 0 . 0 ? s 2 2 . 5 ? s第 8章 FPGA電路設(shè)計實例 由于參考序列 “ 0011011”是一個固定序列， 因此在電路設(shè)計中沒有使用參考序列移位寄存器， 這樣可以節(jié)省片內(nèi)資源。 如果要求參考序列是可在線編程的， 就需要將參考序列放入到移位寄存器中， 以便實時更新。 在上面的例子中， 將相關(guān)峰檢測門限設(shè)置為 7是一種最簡單的情況， 在實際應(yīng)用中如果將相關(guān)峰的檢測門限設(shè)置為其它值， 就需要用計數(shù)器或其它邏輯電路來統(tǒng)計相關(guān)結(jié)果中 “ 1”或 “ 0”的數(shù)目， 從另一個角度看， 也就是要計算相關(guān)結(jié)果的漢明距離。 有關(guān)漢明距離的電路計算方法， 將在 。 第 8章 FPGA電路設(shè)計實例 漢明距離的電路計算 漢明距離是編碼理論中的一個重要概念， 它的定義是兩個長為 N的二元序列 S和 U之間對應(yīng)位不相同的位數(shù)， 用 d（ S， U）來表示。 第 8章 FPGA電路設(shè)計實例 在擴頻通信和數(shù)字突發(fā)通信（如 TDMA）系統(tǒng)中， 接收機進行的數(shù)字相關(guān)檢測或獨特碼（ UW）檢測， 實際上就是計算本地一組確定序列與接收到的未知序列之間漢明距離的過程。 將漢明距離與事先確定的門限相比較， 就可以得到檢測結(jié)果， 檢測器結(jié)構(gòu)如圖。 設(shè)檢測的序列長度為 N， 本地碼型確定的序列為 U＝（ U1， U2， … ， UN） 第 8章 FPGA電路設(shè)計實例 U1UN漢明距離計算電路1輸 入N 位移位寄存器2 N檢測結(jié)果輸出S1S2SN門限判決電路D1D2DNU2…… 圖 檢測器結(jié)構(gòu)圖 第 8章 FPGA電路設(shè)計實例 接收機將接收到的數(shù)據(jù)連續(xù)不斷地送入 N位串行移位寄存器中 ， 任一瞬間移位寄存器的內(nèi)容為 S＝ （ S1， S2， …， SN） S與 U的對應(yīng)位進行模二加， 當 S與 U的對應(yīng)位相同時結(jié)果為 “ 0”， 不同時結(jié)果為 “ 1”， 最后得到 D＝ （ D1， D2， …， DN） 其中 Di＝ Si Ui （ i＝ 1， 2， ， N） （ 83） ?第 8章 FPGA電路設(shè)計實例 序列 D中 “ 1”的數(shù)目就是 S與 U之間的漢明距離 ， 可表示為 ???????NiiiNii DUSUSd11)(),((84) 二元序列 D是序列 S與 U的比較結(jié)果 ， 要得到漢明距離的數(shù)值 ， 必須從序列 D中計算出 “ 1”的個數(shù) ， 其電路的實現(xiàn)方法有多種 ， 下面一一進行分析 。 第 8章 FPGA電路設(shè)計實例 計數(shù)法 在某一時刻 ， 我們得到了一個二元序列 D＝ （ D1， D2， …， DN） ， 它存在的時間基本上為一個時鐘周期 ， 在下一個時鐘到來時 ， 由于序列 S發(fā)生了變化 ， 從而將序列 D更新 。 為了計算出每一個時鐘周期內(nèi)序列 D中“ 1”的數(shù)目 ， 首先將序列 D并行送入一個 “ 并入串出 ”的 N位移位寄存器中 ， 然后用一個高速時鐘將數(shù)據(jù)送出 ， 同時利用計數(shù)器來統(tǒng)計 “ 1”的數(shù)目 ， 最后用清洗脈沖將計數(shù)器清零 ， 為下一周期的計數(shù)做好準備 ， 參見圖 。 第 8章 FPGA電路設(shè)計實例 假設(shè)接收到的數(shù)據(jù)速率為 R0， 每位時間寬度為 T0， 則有 001RT ? （ 85） 由此可以確定計數(shù)時鐘的最低速率為 0RNR ?? （ 86） 周期為 011NRRT ??（ 87） 第 8章 FPGA電路設(shè)計實例 計數(shù)法的實現(xiàn)電路比較簡單 ， 但是當數(shù)據(jù)速率 R0較高或 N值較大時 ， 計數(shù)時鐘的速率 R會很大 ， 導致電路難以實現(xiàn) 。 因此 ， 這種方法適合于低速數(shù)據(jù) ， 碼序列不宜很長 ， 而且需要有高速率的時鐘和高速器件 。 第 8章 FPGA電路設(shè)計實例 圖 計數(shù)法原理圖 N 比特并入串出移位寄存器計數(shù)時鐘計數(shù)器漢明距離輸 出1 2 N...D 1 D 2 D N清洗脈沖C L KC L R N...C LKC LR N：時鐘輸入：清“ 0 ”輸入第 8章 FPGA電路設(shè)計實例 邏輯函數(shù)法 將序列 D作為邏輯函數(shù)的輸入變量 ， 漢明距離作為輸出變量 ， 則輸出變量的個數(shù) I為： I＝ INT（ log 2N） ＋ 1 （ 88） 這里 ， N為序列 D的長度 ， INT（ X） 表示取 X的整數(shù)部分 。 根據(jù)輸入變量值寫出對應(yīng)的輸出變量值 ， 得到其真值表 ， 從而建立邏輯函數(shù)表達式 。 第 8章 FPGA電路設(shè)計實例 但它不是最簡的 ， 通常采用公式法或卡諾圖法對其進行簡化 ， 得到最簡的邏輯計算電路 。 在 N值較大的情況下可采用系統(tǒng)簡化法 （ 又稱 QM法 ） ， 這種方法適用于化簡任意多變量的函數(shù) ， 并且具有較嚴格的算法 ， 可以將此函數(shù)的簡化問題編程 ， 借助于計算機進行化簡 。 第 8章 FPGA電路設(shè)計實例 邏輯函數(shù)法的計算電路使用了大量的與或非門， 其計算速度決定于信號通過邏輯門的延遲時間及布線距離的長短， 一般說來， 可以達到較高的計算速度。 但是隨著 N的增大， 計算電路將越來越復雜， 并且 N值不同， 實際電路結(jié)構(gòu)也不相同， 必須重新設(shè)計。 同時， 在電路設(shè)計中， 必須消除邏輯冒險。 第 8章 FPGA電路設(shè)計實例 查找表法 所謂查找表法， 就是將存儲器做成一個查找表， 把序列 D作為地址信號， 從表中查找出其對應(yīng)的漢明距離。 圖 。 序列 D的長度為 N， 存儲單元的數(shù)據(jù)寬度為 P， 則 P＝ INT（ log 2N） ＋ 1 （ 89） 從而要求存儲器的容量 M為 M＝ 2N P （ 810） 第 8章 FPGA電路設(shè)計實例 圖 查找表法 存儲器漢明距離輸 出...DND2D1第 8章 FPGA電路設(shè)計實例 可見， 隨著序列長度 N的增加， 存儲器容量成幾何級數(shù)增長， 當 N30時， 存儲量將超過 5 Gb， 實際電路難以實現(xiàn)。 所以， 在碼序列較短的情況下， 使用查找表法比較方便。 此方法的計算速度與存儲器的尋址時間有關(guān)， 選用高速器件， 可以達到較高的計算速度。 第 8章 FPGA電路設(shè)計實例 求和網(wǎng)絡(luò)法 求和網(wǎng)絡(luò)法的原理圖見圖 ， 它的工作原理很簡單 ， 即將序列 D中的各項逐個加在一起 ， 最終累加結(jié)果便是漢明距離 。 求和網(wǎng)絡(luò)法在網(wǎng)絡(luò)結(jié)構(gòu)上可分為并行求和網(wǎng)絡(luò)和串行求和網(wǎng)絡(luò)兩種 ， 這兩種結(jié)構(gòu)所需加法器的數(shù)目 J是一樣的 ， 均為 J＝ N1 （ 811） 第 8章 FPGA電路設(shè)計實例 在一般情況下 ， 為了保證計算結(jié)果的可靠性 ， 需要將序列 D用 N位寄存器鎖存 。 在求和網(wǎng)絡(luò)中 ， 信號每經(jīng)過一次加法運算 ， 就引入一定的延遲 。 但是 ， 串行求和網(wǎng)絡(luò)與并行求和網(wǎng)絡(luò)的信號總延遲 τ是不同的 ， 顯然 τ串行 ＞ τ并行 （ 812） 因為信號總的延遲時間不能超過數(shù)據(jù)碼元周期 T0， 即有 T0＞ τ串行 ＞ τ并行 （ 813） 所以并行求和網(wǎng)絡(luò)的工作速度要高于串行求和網(wǎng)絡(luò) 。 第 8章 FPGA電路設(shè)計實例 圖 求和網(wǎng)絡(luò)法原理圖 加法器D1D2加法器D3D4加法器D5D6加法器加法器加法器加法器DN 1DN加法器加法器加法器... ......漢明距離輸 出D1D2加法器加法器加法器漢明距離輸 出...D3DN...............( a ) ( b )第 8章 FPGA電路設(shè)計實例 組合應(yīng)用 以上介紹了四種計算漢明距離的方法 ， 它們各有優(yōu)缺點 ， 在具體應(yīng)用中 ， 如果將幾種方法組合使用 ， 計算電路會更加合理 、 高效 。 圖 求和網(wǎng)絡(luò)法的原理框圖 ， 在這里 ， 我們重點討論圖 示的查找表 求和網(wǎng)絡(luò)法 。 第 8章 FPGA電路設(shè)計實例 圖 計數(shù)－求和網(wǎng)絡(luò)法原理圖 計數(shù)時鐘計數(shù)器 1漢 明 距 離輸 出...計數(shù)器2計數(shù)器 KC LKC LR NC LKC LR NC LKC LR N清洗脈沖清洗脈沖清洗脈沖...求和網(wǎng)絡(luò)...1 2 iD1…i+ 1 gh ? N...… … …?...D2DiDi ＋ 1DgDhDN第 8章 FPGA電路設(shè)計實例 圖 查找表 求和網(wǎng)絡(luò)法原理圖 第 8章 FPGA電路設(shè)計實例 在查找表 求和網(wǎng)絡(luò)法中 ， 需要解決的問題是： 怎樣才能使存儲器總?cè)萘颗c求和網(wǎng)絡(luò)中加法器的數(shù)目達到最佳 。 如圖 ， 可將查找表分解成若干個子查找表 ， 分別由存儲器 1～ K構(gòu)成 。 首先將長度為 N的序列 D等間距地分成 K段 ， 為了便于分析并不失一般性 ， 令 N＝ 2m， K＝ 2n 且 m≥n≥0， m， n均為整數(shù) ， 第 8章 FPGA電路設(shè)計實例 那么存儲器的地址線寬度為 2mn， 每個存儲單元的數(shù)據(jù)寬度為 （ mn＋ 1） ， 則存儲器 1～ K的容量均為 M＝ 2mn （ mn＋ 1） （ 814） 進而可以計算出存儲器的總?cè)萘繛? M 總 ＝ K M＝ 2mn （ mn＋ 1） （ 815） 顯然， 與（ 810）式相比， 將一個大的查找表分割成若干個子查找表， 可以減少存儲器的容量。 同樣， 由（ 811）式可知， 求和網(wǎng)絡(luò)中加法器的總數(shù)目為 J 總 ＝ K1＝ 2n1 （ 816） 第