[理學]eda第1章概述(編輯修改稿)
2025-02-15 14:41 本頁面
【文章內(nèi)容簡介】 理的平衡。 傳統(tǒng)電子系統(tǒng) 設計流程 根據(jù)方案和系統(tǒng)指標選購硬件，并設計電路板，即實現(xiàn)硬件系統(tǒng) 自底向上的設計流程 方案論證，與算法確定 軟件設計與調(diào)試 SOFTWEAR DEBUGERRING 硬件系統(tǒng)測試與調(diào)試 系統(tǒng)設計完成，或系統(tǒng)中的某一模塊設計完成 Bottomup設計 EDA技術的優(yōu)勢 手工設計方法 ?復雜電路的設計、調(diào)試十分困難； ?無法進行硬件系統(tǒng)仿真，若某一過程存在錯誤，查找和修改十分不便； ?設計過程中產(chǎn)生大量文檔，不易管理； ?對于 IC設計而言，設計實現(xiàn)過程與具體生產(chǎn)工藝直接相關，因此可移植性差； ?只有在設計出樣機或生產(chǎn)出芯片后才能進行實測。 EDA技術設計方法 ?計算機模擬驗證，縮短設計周期； ?各類庫的支持； ?極大地簡化設計文檔的管理； ?最具現(xiàn)代電子設計技術特征的功能是日益強大的邏輯設計仿真測試技術； ?設計者擁有完全的自主權，再無受制于人之虞； ?良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可靠的保證； ?能將所有設計環(huán)節(jié)納入統(tǒng)一的自頂向下的設計方案中； ?系統(tǒng)板設計結束后仍可利用計算機對硬件系統(tǒng)進行完整的測試。 原理圖 /VHDL文本編輯 綜合 FPGA/CPLD 適配 FPGA/CPLD 編程下載 FPGA/CPLD 器件和電路系統(tǒng) 時序與功能 門級仿真 功能仿真 時序仿真 邏輯綜合器 結構綜合器 isp方式下載 JTAG方式下載 針對 SRAM結構的配置 OTP器件編程 功能仿真 EDA設計的流程 應用 FPGA/CPLD的 EDA開發(fā)流程 : 設計輸入 (原理圖／ HDL文本編輯 ) 1. 圖形輸入 圖形輸入 原理圖輸入 狀態(tài)圖輸入 波形圖輸入 2. HDL文本輸入 該方式與傳統(tǒng)的計算機軟件語言編輯輸入基本一致 ， 將使用了某種硬件描述語言 (HDL)的電路設計文本 ， 如 VHDL或 Verilog的源程序 ， 進行編輯輸入 。 應用 HDL的文本輸入方法克服了上述原理圖輸入法存在的所有弊端 ， 為 EDA技術的應用和發(fā)展打開了一個廣闊的天地 。 VHDL綜合 1) 從自然語言轉(zhuǎn)換到 VHDL語言算法表示 ， 即自然語言綜合； 綜合的定義 ： 將電路的高級語言 (行為及功能層次表達的電子系統(tǒng) )轉(zhuǎn)換為低層次的可與 FPGA/CPLD的基本結構相映射的網(wǎng)表文件與程序 ,綜合之后生成一種或多種格式的網(wǎng)表文件 : EDIF、 VHDL或 Verilog。 2 ) 從算法表示轉(zhuǎn)換到寄存器傳輸級 ( R e g i s t e r Transport Level， RTL)， 即從行為域到結構域的綜合 ，即行為綜合； 4) 從邏輯門表示轉(zhuǎn)換到版圖表示 (ASIC設計 )， 或轉(zhuǎn)換到 FPGA的配置網(wǎng)表文件 ， 可稱為版圖綜合或結構綜合 。 有了版圖信息就可以把芯片生產(chǎn)出來了 。 有了對應的配置文件 ， 就可以使對應的 FPGA變成具有專門功能的電路器件 。 3) RTL級表示轉(zhuǎn)換到邏輯門 (包括觸發(fā)器 )的表示 ， 即邏輯綜合； C、 ASM... 程序 CPU指令 /數(shù)據(jù)代碼： 010010 100010 1100 軟件程序編譯器 COMPILER 編譯器和綜合功能比較 VHDL/VERILOG. 程序 硬件描述語言 綜合器 SYNTHESIZER 為 ASIC設計提供的 電路網(wǎng)表文件 （ a）軟件語言設計目標流程 （ b）硬件語言設計目標流程 適 配 適配器也稱為結構綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標器件中，并產(chǎn)生最終的可下載文件。 仿真（ Simulation）
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