【文章內容簡介】 類型與非門時最大的電流是發(fā)生在輸出低電平帶灌流負載的情況下 ， 且 IOL=N0IIS， 故可求出 0OLISINI?如圖 。 一般 N0=8~10。 第 3章 集成邏輯門電路 圖 扇出系數(shù) II Samp。amp。amp。amp。II SII SIOL第 3章 集成邏輯門電路 4. 其它參數(shù) (1)平均傳輸延遲時間 tpd(pass delay)平均傳輸延遲時間是衡量門電路開關速度的重要指標 。 當與非門輸入電壓 uI為方波時 ， 如圖 (注：輸入信號的跳變沿總可能有上升或下降時間 )， 其輸出電壓 uO會對輸入 uI有一定時間的延遲 。 一般將 uI上升沿的中點到 uO下降沿的中點之間的時間延遲稱為 “ 導通延遲時間 tp1”。將 uI下降沿的中點到 uO上升沿的中點之間的時間延遲稱為 “ 截止延遲時間 tp2”， 如圖 。 平均傳輸延遲時間定義為 121 ()2p d p pt t t??tpd的典型值約為 10ns~40ns。 第 3章 集成邏輯門電路 圖 tpd的定義 tp10 . 5 UIm0 . 5 UOmtp2uI :uO :第 3章 集成邏輯門電路 (2)空載功耗指與非門空載時電源總電流 Ic與電流電壓 UCC的乘積。 將輸出為低電平時的功耗稱為空載導通功耗 PON。 將輸出為高電平時的功耗稱為空載截止功耗 POFF。一般 PONPOFF。 TTL與非門電路的空載功耗一般為幾十 mW。 需要指出的是 ， 當與非門輸入由高電平轉為低電平的瞬間 ， V2先退出飽和 ， 使 Uc2上升 ， 引起 V3,V4導通 ， 而 V5因深飽和還未來得及退出飽和 ， 這時將會出現(xiàn)一段 V3,V4,V5同時導通的時間 ， 產(chǎn)生瞬間沖擊電流 ，即 “ 動態(tài)尖峰電流 ” ， 使瞬時功耗增大 ， 因此在實際使用時要留有一定的余量 。 第 3章 集成邏輯門電路 改進型 TTL與非門 1. 有源泄放 TTL與非門 上面介紹的 TTL與非門的典型電路開關速度比較低 。為進一步提高開關速度 ， 實際應用的 TTL與非門電路是在上述電路的基礎上引入了一個 “ 有源泄放回路 ” ，如圖 。 第 3章 集成邏輯門電路 圖 有源泄放 TTL與非門 R1R2R4V2V1V3R6R3V4V5F+ UCC( 5 V )R5V6AB有源泄放回路第 3章 集成邏輯門電路 有源泄放回路在轉換過程中提高開關速度的原因是它的等效電阻是可變的 。 在輸入由低電平全部變?yōu)楦唠娖降乃查g ， 有源泄放回路 AB兩端呈現(xiàn)高阻抗 ， 使V5迅速飽和 ， 縮短了開啟時間 tON；在輸入由高電平變?yōu)榈碗娖降乃查g ， 有源泄放回路 AB兩端呈現(xiàn)低阻抗 ，使 V5加快截止 ， 縮短了關閉時間 tOFF(分析略 )。 另外 ， 有源泄放回路還能提高電路的抗干擾能力 ，使低電平噪聲容限達 1V左右 ， 改善了電壓傳輸特性 ，有源泄放 TTL與非門的電壓傳輸特性接近于圖 理想特性 。 第 3章 集成邏輯門電路 2. 抗飽和 TTL與非門 盡管有源泄放 TTL與非門的開關速度比典型電路要高 ， 但它的速度仍然不夠理想 ， 原因是當三極管工作在飽和及深飽和狀態(tài)后 ， 其開關時間無法縮短 ， 影響了門電路的傳輸速度 。 為此 ， 提出了抗飽和 (抵抗三極管的 “ 過飽和 ” )電路 。 抗飽和電路是在三極管的 c結上并聯(lián)了一個肖特基勢壘二極管 (Schottky Barrier Diode)， 簡稱 SBD， 如圖(a)所示 。 圖 (B)是它的電路符號 。 第 3章 集成邏輯門電路 SBD是一種金屬 —半導體二極管 (例如，鋁 —硅二極管 )，它的正向導通電壓為 ~,比一般硅管的正向導通電壓 ~ 。這樣，當三極管的 c結進入正偏后， SBD首先導通， c結的正偏電壓被鉗在~，使三極管不會進入深飽和，而只能工作在微飽和狀態(tài)，從而大大提高了門電路的工作速度。當有源泄放 TTL電路中的 V1,V2,V5都采用 SBD鉗位時，如圖 ，就會收到明顯的抗飽和效果。這種抗飽和 TTL，簡稱 “ STTL”。 第 3章 集成邏輯門電路 圖 (a)并接 SBD的三極管； (B)電路符號 S B Dcbe( a )cbe( b )第 3章 集成邏輯門電路 圖 抗飽和 TTL電路 R1R2R4V2V1V3R6R3V4V5F+ UCCR5V6第 3章 集成邏輯門電路 OC門及三態(tài)門 1. OC門 在實際使用時，有時需要將多個與非門的輸出端直接相連，來實現(xiàn) “ 與 ” 的功能。例如，在圖 ，當 F1或 F2中有一個為 0時， F=0(有 0出 0)；當 F1=F2=1時，F(xiàn)=1(全 1出 1)?？梢?, 。這種用 “ 線 ”連接成 “ 與 ” 的方式稱為 “ 線與 ” (Wired AND)。圖中所用的門就是 OC門。 “ 線與 ” 可以節(jié)省門數(shù)，減少門的級數(shù)。例如，在上例中，如果采用一般的 TTL與非門，則需要三級四個門 ，邏輯圖留請讀者畫 )。 2F AB C D?( F AB C D?第 3章 集成邏輯門電路 A amp。amp。BCDF1F2RL+UCCF 圖 第 3章 集成邏輯門電路 必須指出的是，并不是所有形式的與非門都能接成 “ 線與 ” 電路。例如，一般的 TTL與非門，由于采用了推拉式輸出電路，無論是輸出高電平還是低電平，輸出電阻都比較低，只有幾至幾十 Ω。如果將兩個輸出端直接相連，當一個門的輸出為高電平，另一個門輸出為低電平時，則會形成一條自 +UCC到地的低阻通路，會有一股很大的電流從截止門的 V4管灌入到導通門的V5管，如圖 。這個大電流不僅會使導通門的輸出低電平抬高，而且還可能因功耗太大而損壞兩個門的輸出管，這是不允許的。為了克服一般 TTL門不能直接相連的缺點，提出了 OC門。 第 3章 集成邏輯門電路 圖 兩個 TTL門輸出端相連 F1= 1R4V3V4+ UCCR3V5R4V3V4+ UCCF2= 0V5R3IL第 3章 集成邏輯門電路 圖 OC門結構 R1R2RLR3V5+ UCCFV2V1第 3章 集成邏輯門電路 圖 OC門符號 A amp。CBF第 3章 集成邏輯門電路 OC門是用外接電阻 RL來代替 V V4復合管組成的有源負載 。 當 n個 OC門相連時 ， 可共用一個外接負載電阻 RL， 如圖 。 只要 RL選擇得恰當 ， 就不會在 +UCC和地之間形成低阻通路 。 RL的取值原則是：應保證輸出高電平 UOH≥， 輸出低電平 UOL≤。 綜上所述： (1)OC門在使用時輸出端與電源 UCC之間必須外接一個負載電阻 RL。 (2)當 OC門輸出端并聯(lián)時 ， 能實現(xiàn) “ 線與 ” 功能 。 第 3章 集成邏輯門電路 圖 n個 OC門 “ 線與 ” amp。amp。amp。FnF2F1OC1OC2OCn+ UCCF = F1 F2 FnRL第 3章 集成邏輯門電路 2. 三態(tài)門 三態(tài)門就是輸出有三種狀態(tài)的與非門 (Tristate Logic Gate)，簡稱 TSL門。它與一般 TTL與非門的不同點是： (1)輸出端除了有高電平、低電平兩種狀態(tài)外，還增加了一個 “ 高阻態(tài) ” ，或稱 “ 禁止態(tài) ” 。 (2) 輸入級多了一個 “ 控制端 ” ，或稱 “ 使能端 ” E。 TSL 門的一種電路結構如圖 (a) 所示 ， 圖(B)是它的符號 。 它的工作原理為 第 3章 集成邏輯門電路 圖 (a)電路； (B)符號 R1ABV2V1V4V5F+ UCCV3EVD( a )R2R5R3R4A amp。FBENE( b )第 3章 集成邏輯門電路 (1)當 E=1時，與非門處于正常工作狀態(tài)， 。 (2)當 E=0時，例如， UE=,則 V1的 Ub1=1V,V2,V5截止。同時因為 Ub3被鉗位在 Ub3=Ue+Ud=+=1V，所以 V4也截止。這時從輸出端看進去，電路處于高