【文章內(nèi)容簡(jiǎn)介】 沖信號(hào)，它的每一個(gè)脈沖代表復(fù)接計(jì)數(shù)器計(jì)數(shù)一次。圖中前八個(gè)脈沖所對(duì)應(yīng)的輸出正好是幀同步碼，接下去SERIAL_A/D_IO輸出控制脈沖，每一個(gè)控制脈沖控制串行A/D輸出一個(gè)數(shù)據(jù)到輸出端。之后的八個(gè)脈沖控制第二路信號(hào)輸出，再后面的八個(gè)控制第三路。軟件仿真的缺點(diǎn)是仿真時(shí)間不能設(shè)置太長(zhǎng)，否則會(huì)占用巨額的內(nèi)存，計(jì)算機(jī)性能急劇下降。用軟件仿真一些可測(cè)的功能后，應(yīng)該用硬件進(jìn)行全面的驗(yàn)證。 收端FPGA設(shè)計(jì)收端分為三個(gè)子模塊：數(shù)字鎖相模塊，解復(fù)用模塊和顯示模塊。其設(shè)計(jì)細(xì)分如圖320。在數(shù)字碼輸入FPGA后，首先通過(guò)數(shù)字鎖相模塊提取位時(shí)鐘，在位時(shí)鐘控制下，數(shù)碼被輸送到解復(fù)用模塊提取出幀同步并解復(fù)用出三路信碼。解復(fù)用模塊將第一路A/D數(shù)據(jù)送到顯示模塊并控制外部DAC工作。圖320 收端FPGA設(shè)計(jì)細(xì)分收端FPGA頂層如圖321圖321 收端FPGA頂層下面對(duì)各模塊作出詳細(xì)介紹。 數(shù)字鎖相模塊數(shù)字鎖相模塊是根據(jù)圖31全數(shù)字鎖相環(huán)結(jié)構(gòu)圖設(shè)計(jì)的，分為三個(gè)模塊：K模增減計(jì)數(shù)器、加減脈沖控制器和N分頻計(jì)數(shù)器。這個(gè)數(shù)字鎖相模塊是基于加減脈沖方法的，輸入信碼與鎖相輸出信碼進(jìn)行異或，異或的結(jié)果作為相位誤差。如果異或結(jié)果為“1”，K模計(jì)數(shù)器減計(jì)數(shù)，否則加計(jì)數(shù)。加計(jì)數(shù)或減計(jì)數(shù)會(huì)產(chǎn)生進(jìn)位或借位，相應(yīng)控制加減脈沖控制器加脈沖或減脈沖。脈沖又通過(guò)后面的N分頻計(jì)數(shù)器進(jìn)行分頻，分頻輸出就是鎖相輸出結(jié)果，它是提取出來(lái)的位時(shí)鐘。N分頻計(jì)數(shù)器的分頻值是可以設(shè)置的，它與系統(tǒng)時(shí)鐘和信碼位時(shí)鐘有關(guān)。一般，系統(tǒng)時(shí)鐘=2N*fc，fc是輸入信碼的中心頻率。，fc為256KHz，那么，N應(yīng)該設(shè)置為4。K模可逆計(jì)數(shù)器的模值K應(yīng)大于M/4。因?yàn)镸=2N，K應(yīng)大于2。K值越大，捕捉帶越小，鎖定時(shí)間越長(zhǎng)。值得指出的是，在環(huán)路鎖定狀態(tài)下，由于可逆計(jì)數(shù)器的連續(xù)計(jì)數(shù)，或在噪聲的干擾下，會(huì)產(chǎn)生進(jìn)位和借位脈沖。如果K值取得太小，則可逆計(jì)數(shù)器因頻繁地循環(huán)計(jì)數(shù)而產(chǎn)生進(jìn)位或借位脈沖，這就導(dǎo)致了在環(huán)路的輸出端出現(xiàn)相位抖動(dòng)。為了減少這種相位抖動(dòng)，K值必須取大于M/4。由以上分析可知，模K的取值要適當(dāng)。K取得大，對(duì)抑制噪聲、減少相位抖動(dòng)有利，但同時(shí)又加大了環(huán)路進(jìn)入鎖定狀態(tài)的時(shí)間。反之，K取得小，可以加速環(huán)路的鎖定，而對(duì)噪聲的抑制能力卻隨之降低。在此設(shè)計(jì)中，K取7。圖322描述了鎖相模塊的仿真結(jié)果。圖322 鎖相模塊的仿真結(jié)果 解復(fù)用模塊此模塊為同步設(shè)計(jì)，時(shí)鐘端接系統(tǒng)時(shí)鐘，使能端接鎖相模塊的位時(shí)鐘輸出。解復(fù)用模塊的作用是從信碼中提取幀同步，對(duì)三路碼解復(fù)用并控制D/A轉(zhuǎn)換器工作。模塊使能信號(hào)要求是系統(tǒng)時(shí)鐘寬度的脈沖，而鎖相模塊提供的是方波。此方波信號(hào)進(jìn)入模塊后立即被微分，然后，接到后續(xù)觸發(fā)器。模塊中有一個(gè)8位的全局移位寄存器。它受控于系統(tǒng)時(shí)鐘和使能信號(hào)，工作于256KHz。它作為幀同步識(shí)別和解復(fù)用的緩存。模塊中另外兩個(gè)核心是解復(fù)用允許寄存器和解復(fù)用計(jì)數(shù)器。解復(fù)用允許寄存器受控于使能信號(hào)、巴克碼識(shí)別信號(hào)和復(fù)用結(jié)束信號(hào)。當(dāng)解復(fù)用寄存器為“1”時(shí)，解復(fù)用計(jì)數(shù)器開始計(jì)數(shù)，在某個(gè)特定的計(jì)數(shù)值到來(lái)時(shí)，將全局移位寄存器中的8位碼送到相應(yīng)的輸出端口或發(fā)D/A控制信號(hào)。計(jì)數(shù)器計(jì)到最后一個(gè)值時(shí)，即代表解復(fù)用結(jié)束，解復(fù)用允許寄存器清零，計(jì)數(shù)器歸零。解復(fù)用模塊的電路圖如圖323圖323 解復(fù)用模塊電路圖 顯示模塊顯示模塊與發(fā)端的相同，在這里略去。 編譯與仿真收端FPGA的實(shí)現(xiàn)結(jié)果如下：++。 Fitter Summary 。+++。 Fitter Status 。 Successful Fri May 20 14:58:27 2005 。 Quartus II Version 。 Build 157 12/07/2004 SJ Full Version 。 Revision Name 。 rcv_top 。 Toplevel Entity Name 。 rcv_top 。 Family 。 FLEX10K 。 Device 。 EPF10K10LC844 。 Timing Models 。 Final 。 Total logic elements 。 464 / 576 ( 80 % ) 。 Total pins 。 37 / 59 ( 62 % ) 。 Total memory bits 。 0 / 6,144 ( 0 % ) 。+++仿真圖如圖324，我們可以看出，三路數(shù)據(jù)被正確的解復(fù)用了。圖324 收端FPGA仿真圖 數(shù)字鎖相環(huán)原理及設(shè)計(jì)本設(shè)計(jì)在接收端要實(shí)現(xiàn)位同步，我選用了數(shù)字鎖相環(huán)來(lái)實(shí)現(xiàn)這一功能。考慮到這是一個(gè)全數(shù)字部件，因此將它以RTL代碼的形式描述出來(lái)并整合到FPGA中。下面先介紹數(shù)字鎖相環(huán)的原理。全數(shù)字鎖相環(huán)路的結(jié)構(gòu)框圖如圖325所示 圖325 全數(shù)字鎖相環(huán)結(jié)構(gòu)圖其中數(shù)字鑒相器由異或門構(gòu)成，數(shù)字環(huán)路濾波器由變?？赡嬗?jì)數(shù)器構(gòu)成，數(shù)控振蕩器由加/減脈沖控制器和除Ｎ計(jì)數(shù)器組成。可逆計(jì)數(shù)器和加/減脈沖控制器的時(shí)鐘頻率分別為Mf0和2Nf0。這里f0是環(huán)路的中心頻率，一般情況下M和N為2的整數(shù)次冪。相應(yīng)波形如圖326所示。圖326 異或門檢相器工作波形當(dāng)環(huán)路瑣定時(shí)，u1和u2正交，鑒相器的輸出信號(hào)ud為50%占空比的方波，此時(shí)定義相位誤差為零。在這種情況下，可逆計(jì)數(shù)器加與減的周期相同，只要可逆計(jì)數(shù)器的k值足夠大(k＞M/4)，其輸出端就不會(huì)產(chǎn)生進(jìn)位或借位脈沖。這時(shí)，加/減脈沖控制器只對(duì)其時(shí)鐘2Nf0進(jìn)行二分頻，使u1和u2的相位保持正交。在環(huán)路未鎖定的情況下，若ud＝0時(shí)，它使可逆計(jì)數(shù)器向上加計(jì)數(shù)，并導(dǎo)致進(jìn)位脈沖產(chǎn)生，進(jìn)位脈沖作用到加/減脈沖控制器的加控制端i，該控制器便在二分頻過(guò)程中加入半個(gè)時(shí)鐘周期。反之，若ud＝1，可逆計(jì)數(shù)器減計(jì)數(shù)，并將發(fā)出借位脈沖到加/減脈沖控制器的減輸入端d，于是，該控制器便在二分頻的過(guò)程中減去半個(gè)周期。這個(gè)過(guò)程是連續(xù)發(fā)生的。加/減脈沖控制器的輸出經(jīng)過(guò)除Ｎ計(jì)數(shù)器后，使得本地估算信號(hào)u2的相位受到調(diào)整控制，最終達(dá)到鎖定狀態(tài)。 串行A/D工作原理發(fā)端系統(tǒng)的第一路信碼是串行A/D輸出的信號(hào)，這片8位串行A/D是Ti公司的TLC549。如圖圖327 TLC549串行A/D它基于CMOS工藝，最大轉(zhuǎn)換時(shí)間17us，每秒的訪問(wèn)次數(shù)可達(dá)40000次，輸入電壓的范圍3~6V，功耗低于15mW。僅有兩個(gè)控制端，I/O CLOCK與CS同時(shí)控制數(shù)據(jù)的輸入，I/O 。在TLC549內(nèi)部有一個(gè)4MHz的時(shí)鐘，這個(gè)片上時(shí)鐘使得片內(nèi)電路的工作獨(dú)立于外部數(shù)據(jù)時(shí)鐘的時(shí)序，而且片內(nèi)時(shí)鐘與I/O CLOCK時(shí)鐘不要求有任何的相位同步。片內(nèi)時(shí)鐘與I/O CLOCK配合工作實(shí)現(xiàn)數(shù)據(jù)的高速傳輸與轉(zhuǎn)換。它的工作時(shí)序圖如圖328。首先，CS端口出現(xiàn)低電平并持續(xù)tsu時(shí)間，這時(shí)數(shù)據(jù)的最高位A7出現(xiàn)在數(shù)據(jù)端口，接著I/O CLOCK端輸入7個(gè)脈沖，將數(shù)據(jù)的A6到A0位串行輸出。CS高電平將啟動(dòng)轉(zhuǎn)換，這時(shí)CS要保持17us確保轉(zhuǎn)換完成。這樣，一次轉(zhuǎn)換到全部數(shù)據(jù)輸出所用的時(shí)間為25us。需要注意的是，A7是在CS變低電平時(shí)輸出的，AAA4和A3在前四個(gè)I/O CLOCK的下降沿輸出，這是A/D的訪問(wèn)周期，AA1和A0在后三個(gè)I/O CLOCK的下降沿輸出，最后一個(gè)I/O CLOCK下降沿使A/D進(jìn)入保持運(yùn)行階段。保持階段將持續(xù)4個(gè)內(nèi)部時(shí)鐘，然后CS必須變高電平或者I/O CLOCK必須在之后的36個(gè)內(nèi)部時(shí)鐘（17us）時(shí)間內(nèi)保持低電平，否則A/D將與微控器失步。如果在轉(zhuǎn)換期間CS變低電平，這將取消本次轉(zhuǎn)換。圖328 TLC549的工作時(shí)序圖 并行D/A的工作原理發(fā)端D/A的型號(hào)是DAC0830，它是一片8位并行D/A。它基于CMOS電流開關(guān)電路和控制邏輯，耗能極低，只有20mW，輸出兼容TTL電路。它內(nèi)部有雙緩沖器結(jié)構(gòu)，可以轉(zhuǎn)換一路信號(hào)的同時(shí)，鎖存另一路信號(hào)。這使得多個(gè)DAC0830可以時(shí)分復(fù)用。圖329 DAC0830DAC0830的雙緩沖工作原理很簡(jiǎn)單，ILE保持高電平，XFER與CS同時(shí)變?yōu)榈碗娖?，接著WR1與WR2同時(shí)變?yōu)榈碗娖?，將?shù)據(jù)寫入雙緩沖器并轉(zhuǎn)換。如圖330 DAC電路圖，331時(shí)序圖。圖330 DAC電路圖圖331 DAC工作時(shí)序 Altera Flex10K10介紹經(jīng)過(guò)十幾年的發(fā)展，許多公司都開發(fā)出了多種類型的可編程邏輯器件。所謂的復(fù)雜可編程邏輯器件（CPLD，即Complex Programmable Logic Device)是在PAL，GAL等邏輯器件的基礎(chǔ)之上發(fā)展起來(lái)的。同以往的PAL、GAL等相比較，CPLD的規(guī)模比較大，適合于時(shí)序、組合邏輯電路應(yīng)用場(chǎng)合，它可以替代幾十甚至上百塊通用IC芯片。這樣的CPLD實(shí)際上就是一個(gè)子系統(tǒng)部件。這種芯片具有可編程性和實(shí)現(xiàn)方案容易改動(dòng)的特點(diǎn)。由于芯片內(nèi)部硬件連接關(guān)系的描述可以存在磁盤、ROM、EPROM、PROM中，因而在可編程門陣列芯片及外圍電路保持不動(dòng)的情況下，換一塊EPROM芯片，就能實(shí)現(xiàn)一種新的功能。當(dāng)今比較典型的有Xilinx公司的FPGA和Altera公司的CPLD期間系列。本設(shè)計(jì)所采用的就是Altera公司的EPF10K10LC844芯片。FLEX 10K是工業(yè)界第一個(gè)嵌入式的PLD，由于其具有高密度、低成本、的功率等特點(diǎn)，所以脫穎而出成為當(dāng)今Altera CPLD中應(yīng)用前景最后的器件系列。到目前為止，F(xiàn)LEX 10K系列以推出了FLEX 10K、FLEX 10KA、FLEX 10KB、FLEX 10KV、FLEX 10KE等5中分支系列，其集成度也以達(dá)到了前所未有的250000門。FLEX 10K系列采用重復(fù)可找的CMOS SRAM工藝，把連續(xù)的快速通道互連與獨(dú)特的嵌入式陣列結(jié)構(gòu)相結(jié)合，同時(shí)也結(jié)合了眾多可編程器件的優(yōu)點(diǎn)來(lái)完成普通門陣列的宏功能。每個(gè)FLEX 10K器件還包括一個(gè)嵌入式陣列合一個(gè)邏輯陣列，它能讓設(shè)計(jì)人員情勢(shì)地開發(fā)出集存儲(chǔ)器、數(shù)字信號(hào)處理器及特殊強(qiáng)大功能與一身地芯片。出外，F(xiàn)LEX 10K所具有的多電壓（Multivolt）功能可以全面支持以不同電壓工作的產(chǎn)品，同時(shí)它還備有多款封裝供設(shè)計(jì)者選擇，其中包括纖薄四方扁平封裝合球體柵格封裝等。CMOSCMOSSRAM(10K10E系列)集成電路制造工藝制造。 （1）特點(diǎn): 具有7000—31000個(gè)可用門、6144位RAM、720個(gè)觸發(fā)器和最大I/O數(shù)150 在線可重配置 可預(yù)測(cè)在線時(shí)間延遲的布線結(jié)構(gòu) 實(shí)現(xiàn)加法器和計(jì)數(shù)器的專用進(jìn)位通道 MAX+PLUS軟件支持自動(dòng)布線和布局 84到562個(gè)引腳的各種封裝（2）常用型號(hào)：EPF10K10,EPF10K20,EPF10K30,EPF10K40,EPF10K50,EPF10K70,EPF10K100表31 FLEX10K10管腳①采用ALTERA公司10K10PLCC84 腳器件。②使用有源晶振增強(qiáng)線路板抗干擾性。一般稱呼上還是有講究的： 有源的那種應(yīng)該稱為“晶振”，一般有4個(gè)管腳。 無(wú)源的那種應(yīng)該稱為“晶體”，一般有2個(gè)管腳。使用有源和無(wú)源形成震蕩電路各有優(yōu)缺點(diǎn)：有源晶振容易起振，接上電源和地就可以使用，但是體積一般較小。無(wú)源晶體震蕩電路中的輔助電容、起振反饋電阻、或反向器一旦出 現(xiàn)異常就會(huì)影響震蕩電路，所以常常會(huì)出現(xiàn)無(wú)法起振的問(wèn)題， 但是一般體積小，頻率的精度高。③采用三種不同的配置方式對(duì) ALTERA 公司的 10K10 芯片進(jìn)行配置，如：使用 JTAG 接口通過(guò)EDA 軟件下載到 10K10 器件中；使用 PS MODE 接口通過(guò)EDA軟件下載到10K10器件中，確保掉電又重新上電后使10K10 正常運(yùn)行，本系統(tǒng)板提供 ALTERA 公司 EPC1441 或 EPC1P8 二種器件對(duì) 10K系列器件作上電后自動(dòng)加載配置。FLEX 10K的邏輯功能合互連關(guān)系是由CMOS SRAM單元配置的。系統(tǒng)加電時(shí)，通過(guò)存貯在一個(gè)Altera串行配置EPROM器件中的數(shù)據(jù)或由系統(tǒng)控制器提供的數(shù)據(jù)對(duì)FLEX 10K器件進(jìn)行配置。Altera提供的EPC 1和EPC 1441是提供器件配置用的EPROM（簡(jiǎn)稱配置EPROM）,他們是通過(guò)串行數(shù)據(jù)流來(lái)配置FLEX 10K器件的。配置數(shù)據(jù)也能從系統(tǒng)RAM或通過(guò)Altera的BitBlaster下載電纜裝進(jìn)來(lái)。FLEX 10K器件配置好后，通過(guò)復(fù)位可進(jìn)行在線重新配置，裝入新數(shù)據(jù)。由于重新配置時(shí)間不超過(guò)320ms，因此，系統(tǒng)工作過(guò)程可以實(shí)時(shí)改