【文章內容簡介】 沖信號，它的每一個脈沖代表復接計數器計數一次。圖中前八個脈沖所對應的輸出正好是幀同步碼，接下去SERIAL_A/D_IO輸出控制脈沖，每一個控制脈沖控制串行A/D輸出一個數據到輸出端。之后的八個脈沖控制第二路信號輸出，再后面的八個控制第三路。軟件仿真的缺點是仿真時間不能設置太長，否則會占用巨額的內存，計算機性能急劇下降。用軟件仿真一些可測的功能后，應該用硬件進行全面的驗證。 收端FPGA設計收端分為三個子模塊：數字鎖相模塊，解復用模塊和顯示模塊。其設計細分如圖320。在數字碼輸入FPGA后，首先通過數字鎖相模塊提取位時鐘，在位時鐘控制下，數碼被輸送到解復用模塊提取出幀同步并解復用出三路信碼。解復用模塊將第一路A/D數據送到顯示模塊并控制外部DAC工作。圖320 收端FPGA設計細分收端FPGA頂層如圖321圖321 收端FPGA頂層下面對各模塊作出詳細介紹。 數字鎖相模塊數字鎖相模塊是根據圖31全數字鎖相環(huán)結構圖設計的，分為三個模塊：K模增減計數器、加減脈沖控制器和N分頻計數器。這個數字鎖相模塊是基于加減脈沖方法的，輸入信碼與鎖相輸出信碼進行異或，異或的結果作為相位誤差。如果異或結果為“1”，K模計數器減計數，否則加計數。加計數或減計數會產生進位或借位，相應控制加減脈沖控制器加脈沖或減脈沖。脈沖又通過后面的N分頻計數器進行分頻，分頻輸出就是鎖相輸出結果，它是提取出來的位時鐘。N分頻計數器的分頻值是可以設置的，它與系統時鐘和信碼位時鐘有關。一般，系統時鐘=2N*fc，fc是輸入信碼的中心頻率。，fc為256KHz，那么，N應該設置為4。K?？赡嬗嫈灯鞯哪Ｖ礙應大于M/4。因為M=2N，K應大于2。K值越大，捕捉帶越小，鎖定時間越長。值得指出的是，在環(huán)路鎖定狀態(tài)下，由于可逆計數器的連續(xù)計數，或在噪聲的干擾下，會產生進位和借位脈沖。如果K值取得太小，則可逆計數器因頻繁地循環(huán)計數而產生進位或借位脈沖，這就導致了在環(huán)路的輸出端出現相位抖動。為了減少這種相位抖動，K值必須取大于M/4。由以上分析可知，模K的取值要適當。K取得大，對抑制噪聲、減少相位抖動有利，但同時又加大了環(huán)路進入鎖定狀態(tài)的時間。反之，K取得小，可以加速環(huán)路的鎖定，而對噪聲的抑制能力卻隨之降低。在此設計中，K取7。圖322描述了鎖相模塊的仿真結果。圖322 鎖相模塊的仿真結果 解復用模塊此模塊為同步設計，時鐘端接系統時鐘，使能端接鎖相模塊的位時鐘輸出。解復用模塊的作用是從信碼中提取幀同步，對三路碼解復用并控制D/A轉換器工作。模塊使能信號要求是系統時鐘寬度的脈沖，而鎖相模塊提供的是方波。此方波信號進入模塊后立即被微分，然后，接到后續(xù)觸發(fā)器。模塊中有一個8位的全局移位寄存器。它受控于系統時鐘和使能信號，工作于256KHz。它作為幀同步識別和解復用的緩存。模塊中另外兩個核心是解復用允許寄存器和解復用計數器。解復用允許寄存器受控于使能信號、巴克碼識別信號和復用結束信號。當解復用寄存器為“1”時，解復用計數器開始計數，在某個特定的計數值到來時，將全局移位寄存器中的8位碼送到相應的輸出端口或發(fā)D/A控制信號。計數器計到最后一個值時，即代表解復用結束，解復用允許寄存器清零，計數器歸零。解復用模塊的電路圖如圖323圖323 解復用模塊電路圖 顯示模塊顯示模塊與發(fā)端的相同，在這里略去。 編譯與仿真收端FPGA的實現結果如下：++。 Fitter Summary 。+++。 Fitter Status 。 Successful Fri May 20 14:58:27 2005 。 Quartus II Version 。 Build 157 12/07/2004 SJ Full Version 。 Revision Name 。 rcv_top 。 Toplevel Entity Name 。 rcv_top 。 Family 。 FLEX10K 。 Device 。 EPF10K10LC844 。 Timing Models 。 Final 。 Total logic elements 。 464 / 576 ( 80 % ) 。 Total pins 。 37 / 59 ( 62 % ) 。 Total memory bits 。 0 / 6,144 ( 0 % ) 。+++仿真圖如圖324，我們可以看出，三路數據被正確的解復用了。圖324 收端FPGA仿真圖 數字鎖相環(huán)原理及設計本設計在接收端要實現位同步，我選用了數字鎖相環(huán)來實現這一功能?？紤]到這是一個全數字部件，因此將它以RTL代碼的形式描述出來并整合到FPGA中。下面先介紹數字鎖相環(huán)的原理。全數字鎖相環(huán)路的結構框圖如圖325所示 圖325 全數字鎖相環(huán)結構圖其中數字鑒相器由異或門構成，數字環(huán)路濾波器由變?？赡嬗嫈灯鳂嫵?，數控振蕩器由加/減脈沖控制器和除Ｎ計數器組成?？赡嬗嫈灯骱图?減脈沖控制器的時鐘頻率分別為Mf0和2Nf0。這里f0是環(huán)路的中心頻率，一般情況下M和N為2的整數次冪。相應波形如圖326所示。圖326 異或門檢相器工作波形當環(huán)路瑣定時，u1和u2正交，鑒相器的輸出信號ud為50%占空比的方波，此時定義相位誤差為零。在這種情況下，可逆計數器加與減的周期相同，只要可逆計數器的k值足夠大(k＞M/4)，其輸出端就不會產生進位或借位脈沖。這時，加/減脈沖控制器只對其時鐘2Nf0進行二分頻，使u1和u2的相位保持正交。在環(huán)路未鎖定的情況下，若ud＝0時，它使可逆計數器向上加計數，并導致進位脈沖產生，進位脈沖作用到加/減脈沖控制器的加控制端i，該控制器便在二分頻過程中加入半個時鐘周期。反之，若ud＝1，可逆計數器減計數，并將發(fā)出借位脈沖到加/減脈沖控制器的減輸入端d，于是，該控制器便在二分頻的過程中減去半個周期。這個過程是連續(xù)發(fā)生的。加/減脈沖控制器的輸出經過除Ｎ計數器后，使得本地估算信號u2的相位受到調整控制，最終達到鎖定狀態(tài)。 串行A/D工作原理發(fā)端系統的第一路信碼是串行A/D輸出的信號，這片8位串行A/D是Ti公司的TLC549。如圖圖327 TLC549串行A/D它基于CMOS工藝，最大轉換時間17us，每秒的訪問次數可達40000次，輸入電壓的范圍3~6V，功耗低于15mW。僅有兩個控制端，I/O CLOCK與CS同時控制數據的輸入，I/O 。在TLC549內部有一個4MHz的時鐘，這個片上時鐘使得片內電路的工作獨立于外部數據時鐘的時序，而且片內時鐘與I/O CLOCK時鐘不要求有任何的相位同步。片內時鐘與I/O CLOCK配合工作實現數據的高速傳輸與轉換。它的工作時序圖如圖328。首先，CS端口出現低電平并持續(xù)tsu時間，這時數據的最高位A7出現在數據端口，接著I/O CLOCK端輸入7個脈沖，將數據的A6到A0位串行輸出。CS高電平將啟動轉換，這時CS要保持17us確保轉換完成。這樣，一次轉換到全部數據輸出所用的時間為25us。需要注意的是，A7是在CS變低電平時輸出的，AAA4和A3在前四個I/O CLOCK的下降沿輸出，這是A/D的訪問周期，AA1和A0在后三個I/O CLOCK的下降沿輸出，最后一個I/O CLOCK下降沿使A/D進入保持運行階段。保持階段將持續(xù)4個內部時鐘，然后CS必須變高電平或者I/O CLOCK必須在之后的36個內部時鐘（17us）時間內保持低電平，否則A/D將與微控器失步。如果在轉換期間CS變低電平，這將取消本次轉換。圖328 TLC549的工作時序圖 并行D/A的工作原理發(fā)端D/A的型號是DAC0830，它是一片8位并行D/A。它基于CMOS電流開關電路和控制邏輯，耗能極低，只有20mW，輸出兼容TTL電路。它內部有雙緩沖器結構，可以轉換一路信號的同時，鎖存另一路信號。這使得多個DAC0830可以時分復用。圖329 DAC0830DAC0830的雙緩沖工作原理很簡單，ILE保持高電平，XFER與CS同時變?yōu)榈碗娖?，接著WR1與WR2同時變?yōu)榈碗娖?，將數據寫入雙緩沖器并轉換。如圖330 DAC電路圖，331時序圖。圖330 DAC電路圖圖331 DAC工作時序 Altera Flex10K10介紹經過十幾年的發(fā)展，許多公司都開發(fā)出了多種類型的可編程邏輯器件。所謂的復雜可編程邏輯器件（CPLD，即Complex Programmable Logic Device)是在PAL，GAL等邏輯器件的基礎之上發(fā)展起來的。同以往的PAL、GAL等相比較，CPLD的規(guī)模比較大，適合于時序、組合邏輯電路應用場合，它可以替代幾十甚至上百塊通用IC芯片。這樣的CPLD實際上就是一個子系統部件。這種芯片具有可編程性和實現方案容易改動的特點。由于芯片內部硬件連接關系的描述可以存在磁盤、ROM、EPROM、PROM中，因而在可編程門陣列芯片及外圍電路保持不動的情況下，換一塊EPROM芯片，就能實現一種新的功能。當今比較典型的有Xilinx公司的FPGA和Altera公司的CPLD期間系列。本設計所采用的就是Altera公司的EPF10K10LC844芯片。FLEX 10K是工業(yè)界第一個嵌入式的PLD，由于其具有高密度、低成本、的功率等特點，所以脫穎而出成為當今Altera CPLD中應用前景最后的器件系列。到目前為止，FLEX 10K系列以推出了FLEX 10K、FLEX 10KA、FLEX 10KB、FLEX 10KV、FLEX 10KE等5中分支系列，其集成度也以達到了前所未有的250000門。FLEX 10K系列采用重復可找的CMOS SRAM工藝，把連續(xù)的快速通道互連與獨特的嵌入式陣列結構相結合，同時也結合了眾多可編程器件的優(yōu)點來完成普通門陣列的宏功能。每個FLEX 10K器件還包括一個嵌入式陣列合一個邏輯陣列，它能讓設計人員情勢地開發(fā)出集存儲器、數字信號處理器及特殊強大功能與一身地芯片。出外，FLEX 10K所具有的多電壓（Multivolt）功能可以全面支持以不同電壓工作的產品，同時它還備有多款封裝供設計者選擇，其中包括纖薄四方扁平封裝合球體柵格封裝等。CMOSCMOSSRAM(10K10E系列)集成電路制造工藝制造。 （1）特點: 具有7000—31000個可用門、6144位RAM、720個觸發(fā)器和最大I/O數150 在線可重配置 可預測在線時間延遲的布線結構 實現加法器和計數器的專用進位通道 MAX+PLUS軟件支持自動布線和布局 84到562個引腳的各種封裝（2）常用型號：EPF10K10,EPF10K20,EPF10K30,EPF10K40,EPF10K50,EPF10K70,EPF10K100表31 FLEX10K10管腳①采用ALTERA公司10K10PLCC84 腳器件。②使用有源晶振增強線路板抗干擾性。一般稱呼上還是有講究的： 有源的那種應該稱為“晶振”，一般有4個管腳。 無源的那種應該稱為“晶體”，一般有2個管腳。使用有源和無源形成震蕩電路各有優(yōu)缺點：有源晶振容易起振，接上電源和地就可以使用，但是體積一般較小。無源晶體震蕩電路中的輔助電容、起振反饋電阻、或反向器一旦出 現異常就會影響震蕩電路，所以常常會出現無法起振的問題， 但是一般體積小，頻率的精度高。③采用三種不同的配置方式對 ALTERA 公司的 10K10 芯片進行配置，如：使用 JTAG 接口通過EDA 軟件下載到 10K10 器件中；使用 PS MODE 接口通過EDA軟件下載到10K10器件中，確保掉電又重新上電后使10K10 正常運行，本系統板提供 ALTERA 公司 EPC1441 或 EPC1P8 二種器件對 10K系列器件作上電后自動加載配置。FLEX 10K的邏輯功能合互連關系是由CMOS SRAM單元配置的。系統加電時，通過存貯在一個Altera串行配置EPROM器件中的數據或由系統控制器提供的數據對FLEX 10K器件進行配置。Altera提供的EPC 1和EPC 1441是提供器件配置用的EPROM（簡稱配置EPROM）,他們是通過串行數據流來配置FLEX 10K器件的。配置數據也能從系統RAM或通過Altera的BitBlaster下載電纜裝進來。FLEX 10K器件配置好后，通過復位可進行在線重新配置，裝入新數據。由于重新配置時間不超過320ms，因此，系統工作過程可以實時改