【文章內容簡介】 味著設計必須總是指定一個特定器件。如果設計不使用與器件結構有關的屬性，則設計適用的范圍廣。使用與器件結構有關的屬性越多，適合該設計的器件種類就越受限制。當然，在針對某些特定器件進行設計時，使用屬性可以更精確地描述電路的行為，排除模棱兩可的情況。表28 引腳、節(jié)點屬性表屬性與結構無關意 義buffer目標器件中寄存器輸出到引腳輸出之間無反相器collapse優(yōu)化時此信號可能去掉√組合輸出dc√未指定的邏輯為任意態(tài)invert目標器件中寄存器輸出到引腳輸出之間有反相器keep不將此信號從方程式中簡化掉neg未規(guī)定的邏輯為‘0’pos√未規(guī)定的邏輯為‘1’retain√不對輸出進行最小化優(yōu)化，保留冗余乘積項reg√寄存器型輸出reg_g鐘控D觸發(fā)器reg_dD型觸發(fā)器JK型觸發(fā)器reg_jkreg_srSR型觸發(fā)器reg_tT型觸發(fā)器xor目標器件中的異或門表中neg,pos,dc這三個屬性是互斥的，在屬性說明中只能使用其中的一個。2.　點擴展名主要用于寄存器邏輯方程中，它說明了寄存器引腳的性質。表29　ABEL的點后綴點擴展名與結構無關意 義.ACLR√異步復位.AP異步寄存器預置位.AR異步寄存器復位.ASET√異步置位.CE鐘控觸發(fā)器時鐘使能端.CLK√邊沿觸發(fā)器的時鐘.CLR√同步復位.COM√組合反饋.DD觸發(fā)器的D端.FB√寄存器反饋.FC觸發(fā)模式控制.JJK觸發(fā)器的J端.KJK觸發(fā)器的K端.LD鎖存器的D端.LE鎖存器鎖存使能端.LH鎖存器鎖存使能（H）端.OE√輸出使能.PIN√引腳反饋.PR寄存器預置位.Q寄存器輸出.RRS觸發(fā)器R端.RE寄存器復位.SRS觸發(fā)器S端.SET√同步置位.SP同步寄存器預置位.SR同步寄存器復位.TT觸發(fā)器T端3.　真值表描述真值表用表格的形式直觀地說明不同輸入下的邏輯輸出。真值表可用于組合電路也可用于時序電路。格式：TRUTH＿TABEL（輸入輸出）　　　　　　　　　　　　　輸入輸出；　　　　　　　　　　　　　　　　......或　　TRUTH＿TABEL（輸入:寄存器輸出）輸入:寄存器輸出；　　　　　......或　　TRUTH＿TABEL（輸入:寄存器輸出輸出）輸入:寄存器輸出輸出；　　　　......其中：（1）表示輸入與輸出關系為組合型；（2）:表示輸入與輸出關系為寄存型；例：　狀態(tài)機有四個狀態(tài)和一個輸出，集合［A，B］代表當前狀態(tài)，集合［C，D］表示下一個狀態(tài)，E是一個簡單組合型輸出。該狀態(tài)機工作時，在各個不同狀態(tài)間循環(huán)。TRUTH＿TABEL（［A，B］:［C，D］E）［0,0］:［0,1］1；［0,1］:［1,0］0；［1,0］:［1,1］1；［1,1］:［0,0］1；4.　狀態(tài)圖描述狀態(tài)圖十分適合用來設計時序電路中的狀態(tài)機，利用狀態(tài)圖可以設計復雜的時序邏輯。狀態(tài)圖首先用關鍵詞STATE＿DIAGRAM定義一個狀態(tài)機，狀態(tài)機的工作過程由IF－THEN－ELSE、CASE和GOTO語句定義。（1）STATE＿DIAGRAM狀態(tài)圖語句格式：STATE＿DIAGRAM　狀態(tài)寄存器［狀態(tài)輸出］STATE　狀態(tài)表達式：［方程］；［方程］；...；狀態(tài)轉移語句；STATE＿DIAGRAM結構定義了一個狀態(tài)機，狀態(tài)寄存器定義狀態(tài)機的當前狀態(tài)，它由狀態(tài)表達式定義的某一狀態(tài)開始運行，其輸出由狀態(tài)表達式后的方程給出，在下一個時鐘之后執(zhí)行轉移語句，使狀態(tài)機轉移到下一個狀態(tài)。方程為可選項，每一狀態(tài)必須包含轉移語句。（2）轉移語句①　無條件轉移語句GOTO格式：GOTO　狀態(tài)表達式；無條件轉移到下一個狀態(tài)，后面可跟WITH語句。例：　STATE　S0：Y＝Y＋1；GOTO　S1；②　條件轉移語句IF－THEN－ELSE格式：IF　表達式　THEN　狀態(tài)表達式　［ELSE　狀態(tài)表達式］；若IF后的表達式為真，則轉向THEN后的狀態(tài)表達式所定義的狀態(tài)，否則，轉向ELSE后狀態(tài)表達式所定義的狀態(tài)，它所規(guī)定的轉移條件是互斥的。IF－THEN－ELSE語句可跟WITH語句，也可以嵌套。嵌套的條件轉移語句稱為鏈接式條件轉移語句，格式如下：IF　表達式　THEN　狀態(tài)表達式ELSEIF　表達式　THEN　狀態(tài)表達式ELSE　狀態(tài)表達式；鏈接的數目沒有限制，但最后一個語句必須用分號結束。鏈接式條件語句適合條件不互斥的情況，條件互斥的情況用CASE語句更清楚。③　選擇語句CASE－ENDCASE格式：CASE　表達式：狀態(tài)表達式；表達式：狀態(tài)表達式；］......ENDCASE；選擇語句中的表達式必須滿足互斥條件，即在任何時候，有且只有一個表達式條件為真。狀態(tài)表達式后可跟WITH語句。如　STATE　S0：CASE　C＝＝0：S1；WITH　A＝1；C＝＝1：S2；C＝＝2：S3；ENDCASE；④　轉移方程語句WITH格式：轉移語句　狀態(tài)表達式　WITH　方程；　　　　　　　　　　　　　　　?。鄯匠蹋?；...轉移語句指GOTO、IF－THEN－ELSE和CASE等語句，狀態(tài)表達式是下一個狀態(tài)，WITH后面的方程指定本次轉移相應的輸出。WITH特別適用于Mealy型狀態(tài)機，因為它的狀態(tài)轉換與條件有關。如：STATE　S5：IF　A＝＝1　THEN　S1　　　　　　　　　　　　　　WITH　X:=1；Y:=1；ELSE　S2　WITH?。鸛:=0；Y:=1；｝5.　ABEL語言的指示字ABEL語言的指示字以＠開頭，這些指示字在源文件中所起的作用是指示語言處理程序如何對源文件的內容加以處理，能夠實現有條件地采用某段源程序、將另一個源文件包含在該源文件中、或在處理中輸出某些必要的信息。利用它們可以簡化編程，方便調試。（1）重復指示字＠REPEAT格式：＠REPEAT　表達式　塊作用：將塊中的內容重復插入源文件中N次，N是表達式的值。例：＠REPEAT　5?。鸋，｝執(zhí)行該語句后，在源文件中插入“H，H，H，H，H，”。（2）任意態(tài)設置指示字＠DCSET格式：＠DCSET作用：將任意態(tài)設置為1態(tài)或0態(tài)，以滿足對邏輯方程優(yōu)化的需要。例：＠DCSETF＝A＆！B＃！A；F？＝！A＆！B；在邏輯方程優(yōu)化的過程中，！A＆！B既可作1處理，也可作0處理。（3）退出指示字@EXIT格式：＠EXIT作用：指示語言處理程序，當出錯位被置1時，停止對源文件進行分析處理。（4）其它替代指示字＠ALTERNATE，標準指示字＠STANDARD，表達式指示字＠EXPR，引用指示字＠IFCLUDE，字符無重復指示字＠IRPC，基數指示字＠RADIX，無限重復指示字＠IRP，……這些指示字的說明請參看ABEL－HDL手冊。6．　邏輯方程關鍵字：EQUATIONS格式：EQUATIONS信號名［?］=表達式；信號名［?］:＝表達式；WHEN－THEN－ELSE語句； ispDesign EXPERT軟件的使用一、　ispDesign EXPERT軟件簡介 運用大規(guī)模、超大規(guī)?？删幊踢壿嬈骷c電子設計自動化(EDA)技術是現代數字電子 技術發(fā)展的潮流，將其引入高校教學、科研、研究所、電子產品生產企業(yè)勢在必行。美國 Lattice半導體公司推出的ISP技術為電子系統(tǒng)設計提供了功能完善的設計手段，特別適 合教學、科研和產品開發(fā)。 ISP技術使用戶能夠在無需從電路板上拆下芯片的情況下，改變芯片的邏輯內容。這 種技術能大大縮短電子系統(tǒng)設計周期，簡化生產流程，降低生產成本，并可在現場對系統(tǒng) 進行邏輯重構和升級。ISP技術的發(fā)明，使硬件隨時能夠改變組態(tài)，實現了硬件設計軟件 化，革命性地改變了電子系統(tǒng)設計的傳統(tǒng)概念和方法。 Lattice公司推出的ispEXPERT的數字系統(tǒng)設計軟件，它是一套完整的EDA軟件。設 計輸入可采用原理圖、硬件描述語言、混合輸入三種方式。能對所設計的數字電子系統(tǒng)進行功能仿真和時序仿真。ispEXPERT編譯器是此軟件的核心，能進行邏輯優(yōu)化，將邏輯映射到器件中去，自動完成布局與布線并生成編程所需要的熔絲圖文件。軟件支持所有 Lattice公司的ispLSI器件。軟件主要特征有1． 輸入方式 原理圖輸入，ABELHDL輸入，VHDL輸入，VerilogHDL輸 入2. 邏輯模擬 功能模擬，時序模擬，靜態(tài)時序分析3. 編譯器 結構綜合，映射，自動布局和布線4. 支持的器件 含有宏庫，有500個宏元件可供調用，支持所有ISP器件5. 下載軟件ISP菊花鏈下載軟件二、ISP Expert System的原理圖輸入1．啟動ispExpertSystem 2．創(chuàng)建一個新的設計項目1）選擇菜單File2）選擇New Project...3）鍵入項目名c:\examples\4）你可以看到默認的項目名和器件型號: Untitled and ispLSI1032E125LT100（1）鼠標雙擊Untitled。（2）在Title文本框中輸入“Demo Project”,并選OK。（1）雙擊ispLSI1032E125LT100,你會看到Choose Device對話框(如下圖所示)。（2）在Choose Device窗口中選擇ispLSI1000項。（3）按動器件目錄中的滾動條，直到找到并選中器件ispLSI 1032E70LJ84。（4）撳OK按鈕，選擇這個器件。 一個設計項目由一個或多個源文件組成。這些源文件可以是原理圖文件(*.sch)、ABEL HDL文件(*.abl)、VHDL設計文件(*.vhd)、Verilog HDL設計文件(*.v)、測試向量文件 (*.abv)或者是文字文件(*.doc, *.wri, *.txt)。在以下操作步驟中，你要在設計項目中添加一張空白的原理圖紙。（1）菜單上選擇Source項。 （2）選擇New...（3）在對話框中，選擇Schematic(原理圖)，并按OK（4）選擇路徑: c:\ examples （5）確認后按OK 你現在應該進入原理圖編輯器。在下面的步驟中，你將要在原理圖中畫上幾個元件符號，并用引線將它們相互連接起來。（1）從菜單欄選擇Add ,然后選擇Symbol，你會看到如下圖所示的對話框（2），然后選擇G_2AND元件符號。（3）將鼠標移回到原理圖紙上，注意此刻AND門粘連在你的光標上，并隨之移動。（4）單擊鼠標左鍵，將符號放置在合適的位置。（5）再在第一個AND門下面放置另外一個AND門。（6）將鼠標移回到元件庫的對話框，并選擇G_2OR元件。（7）將OR門放置在兩個AND門的右邊。（8）現在選擇Add菜單中的Wire項。（9）單擊上面一個AND門的輸出引腳，并開始畫引線。（10）隨后每次單擊鼠標，便可彎折引線(雙擊便終止連線)。（11）將引線連到OR門的一個輸入腳。（12）重復上述步驟，連接下面一個AND門。（1）采用上述步驟。（2）將它們互相連接，實現如下的原理圖： 在這一節(jié)，通過為連線命名和標注I/O Markers來完成原理圖。當要為連線加信號名稱時，你可以使用Synario的特點，同時完成兩件事同時添加連線和連線的信號名稱。這是一個很有用的特點，可以節(jié)省設計時間。I/O Markers是特殊的元件符號，它指明了進入或離開這張原理圖的信號名稱。注意連線不能被懸空(dangling)，它們必需連接到I/O Marker或邏輯符號上。這些標記采用與之相連的連線的名字，與I/O Pad符號不同，將在下面定義屬性(Add Attributes)的步驟中詳細解釋。（1）為了完成這個設計，選擇Add菜單中的Net Name項。（2）屏幕底下的狀態(tài)欄將要提示你輸入的連線名，輸入‘A’并按Enter鍵，連線名會粘連在鼠標的光標上。（3）光標移到最上面的與門輸入端，并在引線的末連接端(也即輸入腳左端的紅色方塊)， 按鼠標左鍵，并向左邊拖動鼠標。這可以在放置連線名稱的同時，畫出一根輸入連線。（4）名稱現在應該是加注到引線的末端。（5）重復這一步驟，直至加上全部的輸入‘B’,’C’,’D’和‘CK’，以及輸出‘OUT’。（6）現在在Add菜單的I/O Marker項。（7）將會出現一個對話框，請選擇Input。（8）將鼠標的光標移至輸入連線的末端(位于連線和連線名之間)，并單擊鼠標的左鍵。這時會出現一個輸入I/O Marker，標記里面是連線名。（9）光標移至下一個輸入，重復上述步驟，直至所有的輸入都有I/O Marker。（10）現在請在對話框中選擇Output, 然后單擊輸出連線端，加上一個輸出I/O Marker。（11）至此原理圖就基本完成，它應該如下圖所示。9. 定義ISPLSI/ispLSI器件的屬性(Attributes) 　 你可以為任何一個元件符號或連線定義屬性。在這個例子中，你可以為輸出端口符號添加引腳鎖定LOCK的屬性。請注意，在ispEXPERT中，引腳的屬性實際上是加到I/O Pad 符號上，而不是加到I/O Marker上。同時也請注意，