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計(jì)算機(jī)硬件課程設(shè)計(jì)指導(dǎo)——cpld部分(已修改)

2025-01-29 04:08 本頁面
 

【正文】 硬件課程設(shè)計(jì)指導(dǎo)——CPLD部分硬件課程設(shè)計(jì)基于CPLD的模型機(jī)設(shè)計(jì)2.1 硬件基礎(chǔ)知識一、CPLD簡介具有固定輸入和輸出數(shù)目的任何組合邏輯函數(shù)可以在可編程只讀存儲器(PROM)中,以輸出為輸入的查找表方式來實(shí)現(xiàn),許多實(shí)現(xiàn)組合邏輯的結(jié)構(gòu)變型已從這一簡單的概念引申出來,然而利用VISI的密度產(chǎn)生更通用的,能實(shí)現(xiàn)PCB板上幾個簡單PAL互連功能的器件是PAL/PROM這類范例的擴(kuò)展,稱為PAL構(gòu)造的PLD,也就是說復(fù)雜可編程邏輯器件――CPLD(Complex programmable logic devices)。它是隨著半導(dǎo)體工藝不斷完善、用戶對器件集成度要求不斷提高的形勢下所發(fā)展起來的。CPLD是復(fù)雜的PLD,專指那些集成規(guī)模大于1000門以上的可編程邏輯器件。傳統(tǒng)的CPLD編程是在編程器上完成的,因?yàn)槟抢飳PLD編程需要較高的電壓和 較特殊的波型。然而,由于工藝的改進(jìn),對CPLD器件的編程可在其工作電壓下進(jìn)行。因此,可將CPLD芯片安裝在系統(tǒng)中,在其工作環(huán)境下,依靠編程軟件完成,這就是所謂在系統(tǒng)編程(In System Program)。具有在系統(tǒng)編程功能的CPLD芯片的每個I/O端口(pin)都有一個三態(tài)門和一個可配置的上拉電阻,正常工作時這些三態(tài)門處于選通狀態(tài),而上拉電阻根據(jù)設(shè)計(jì)要求連在引腳上或者不連。芯片上還有專供在系統(tǒng)編程使用的引腳,例如LATTICE公司的ispLSI1016芯片上有5個這樣的控制端ispEN、SDI、SDO、SCLK和RESET。它們可通過編程電纜與計(jì)算機(jī)并口相連,正常工作時ispEN加高電平,編程(通常稱此過程為下載)時加低電平,此時所有I/Opin內(nèi)的三態(tài)門處于斷開狀態(tài)。將芯片內(nèi)部與周邊電路的聯(lián)系隔斷,而每個IO單元中的觸發(fā)器被串接起來,成了一個移位寄存器。在系統(tǒng)編程技術(shù)的出現(xiàn),可以將器件先裝配在系統(tǒng)板或目標(biāo)板上,然后下載將要設(shè)計(jì)的電路,這樣,就改變了CPLD器件先下載后裝配的程式,避免了因多次拔插而損壞芯片引腳,方便了實(shí)驗(yàn)中的調(diào)試,加快了生產(chǎn)的進(jìn)度,而且在不改變系統(tǒng)硬件結(jié)構(gòu)的情況下,實(shí)現(xiàn)對系統(tǒng)的重構(gòu)或升級。在試制新產(chǎn)品和學(xué)生實(shí)驗(yàn)等需要經(jīng)常更換芯片信息的場合,在系統(tǒng)編程最為適用。所以,現(xiàn)在的CPLD芯片幾乎全部采用了在系統(tǒng)編程原理。二、在系統(tǒng)可編程器件簡介在系統(tǒng)可編程特點(diǎn)在系統(tǒng)編程技術(shù)與傳統(tǒng)編程技術(shù)的最大區(qū)別在于它不使用編程器,通過下載電纜與計(jì)算機(jī)相連,直接在用戶自己設(shè)計(jì)的目標(biāo)系統(tǒng)中或電路板上對PLD編程。這就打破了使用PLD必先編程后裝配的慣例,而可以先裝配后編程,成為產(chǎn)品后還可反復(fù)編程,是一種全新的設(shè)計(jì)方法,使生產(chǎn)維護(hù)和系統(tǒng)更新都發(fā)生了革命性的變化,開創(chuàng)了數(shù)字系統(tǒng)設(shè)計(jì)的新紀(jì)元。在系統(tǒng)編程技術(shù)的主要特點(diǎn)如下:(1)縮短了設(shè)計(jì)試制的周期,降低了試制成本。由于ISP技術(shù)可以在器件被焊接在電路板上的情況下對系統(tǒng)編程或重構(gòu),因而在設(shè)計(jì)系統(tǒng)時,可以先制作電路板,然后再對ISP器件編程。若要改變設(shè)計(jì)時,無須改動元器件或電路板,只要通過相應(yīng)的開發(fā)系統(tǒng)軟件在數(shù)分鐘內(nèi)即可完成,雖然設(shè)計(jì)的是硬件,卻像軟件一樣方便。(2)縮小了芯片的體積并簡化生產(chǎn)流程。由于在系統(tǒng)編程器件集成度高,且可以先裝配在電路板上后編程,從而省去了插拔帶來的損傷,系統(tǒng)的可靠性更高,體積可以做得更小,引腳數(shù)可以做得更多。采用傳統(tǒng)的PLC,系統(tǒng)生產(chǎn)必須通過標(biāo)準(zhǔn)邏輯編程器來進(jìn)行人工編程,因而要有巾標(biāo)簽、入庫、裝配、測試等過程,如采用ISP技術(shù),新器件從包裝盒中取出即可安裝在電路板上,完全清潔衛(wèi)生了單個編程和標(biāo)記等工序,各個器件的組態(tài)可以通過自動測試設(shè)備(ATE)、PC或工作丫等今后任務(wù)平臺,在最終板子測試時下載,簡化了生產(chǎn)流程,節(jié)省了生產(chǎn)時間。(3)方便了系統(tǒng)的維護(hù)和升級。在制成產(chǎn)品裝運(yùn)以后,由于ISP技術(shù)所具有的獨(dú)特特點(diǎn),使得對系統(tǒng)的維護(hù)和現(xiàn)場升級只要用一臺筆記本電腦和下載電纜就能實(shí)現(xiàn),在信息技術(shù)迅速發(fā)展的今天,完全可以通過互聯(lián)網(wǎng)或其他通信工具對遠(yuǎn)隔千里的用戶系統(tǒng)進(jìn)行硬件版本升級換代。(4)提高系統(tǒng)的可測試性,嗇系統(tǒng)的可靠性。隨著系統(tǒng)板上元器件、芯片密度以及I/O口數(shù)量的增加,測試電路板上關(guān)鍵節(jié)點(diǎn)的難度就越來越大??梢园言\斷用的測試模式暫時編程到ISP器件中,以毫無遺漏的方式運(yùn)行電路板上的各項(xiàng)功能。此外,利用可編程數(shù)字開關(guān),還可以測試環(huán)境中把編程信號引導(dǎo)到所需部位,來進(jìn)一眇強(qiáng)化板級的測試。采用邊界掃描測試后,通過測試傳輸口將原告用歀測試方法無法接觸的關(guān)鍵節(jié)點(diǎn)用環(huán)路串接起來,大大簡化了現(xiàn)場診斷與測試過程,更進(jìn)一步提高了整修系統(tǒng)的質(zhì)量,同時使測試成本下降。由于ISP技術(shù)的一系列的優(yōu)點(diǎn),以及它緞帶用戶所帶來的時間和經(jīng)濟(jì)效益,使得它的應(yīng)用越來越廣??梢灶A(yù)測,不嚴(yán)的硬件系統(tǒng)將越來越多針使用ISP器件,各種中、小規(guī)模的專用集成芯片都將逐漸被淘汰,人們再也不用為系統(tǒng)的升級而擔(dān)心硬件設(shè)備的報(bào)廢。在將來,系統(tǒng)設(shè)計(jì)者將需要接受新的思想去開發(fā)硬件,要考慮整個板子將能被重組,以適應(yīng)任何應(yīng)用。配件不再是“凝固不變”的,ISP器件的采用將使硬件設(shè)計(jì)更具有通用的組態(tài),通過在系統(tǒng)可編程邏輯和組件的互聯(lián),將獲得它們的“個性”。ISP器件廣泛的應(yīng)用前景以及強(qiáng)大的生命力使我們能夠確信,真正的可編程系統(tǒng)的新時代不久將會到來。在系統(tǒng)可編程器件簡介ispLSI1032和ispLSI1032E有32個GLB。每個GLB有18個輸入,一個可編程與/或/異或陣列,4個可以重組為組合型或寄存型的輸出。進(jìn)入GLB的信號可以來自全局布線區(qū)(GRP),也可以直接輸入。GLB的所有輸出都進(jìn)入GRP,以便能同器件上的其他GLB相連接。ispLSI1000E器件是ispLSI1000器件的功能增強(qiáng)型,除1000E系列每個器件具有兩個新的全局輸出使能引腳(1016B僅一個)和編程輸出轉(zhuǎn)換速率(slew rate)控制外,它們的結(jié)構(gòu)是類似的。ispLSI1032E都有64個I/O單元,每一單元對應(yīng)一個I/O腳。每個I/O單元可以獨(dú)立編程為組合輸入、寄存輸入、鎖存輸入、輸出或帶有三態(tài)控制的雙向I/O腳。另外,所有輸出可選擇有源高電平或低電平極性。信號電平與TTL電壓兼容,輸出能驅(qū)動4mA源電流或8mA吸收電流。每16個I/O單元成為一組,每組都要通過ORP與一個巨型塊(Megablock)相連接。8個GLB、16個I/O單元、1個ORP和2個專用輸入被連接在一起構(gòu)成一個巨型塊。8個GLB的輸出通過ORP與16個通用I/O單元為一組連起來。每個巨型塊共享一個輸出使能信號。ispLSI1032E各有4個巨型塊。全局布線區(qū)(GRP)的輸入來自所有GLBs的輸出以及雙向I/O單元所有的輸入。這些信號有效地構(gòu)成了GLBS的輸入。器件內(nèi)的時鐘通過時鐘分配網(wǎng)絡(luò)(CDN)選擇。專用時鐘引腳(Y0、YY2和Y3)進(jìn)入分配網(wǎng)絡(luò),而5個輸出(CLK0、CLKCLKIOCLK0和IOCLK1)連到GLBs和各I/O單元的時鐘線路上。時鐘分配網(wǎng)絡(luò)也能被專用GLB(如ispLSI1032和1032E中的C0)驅(qū)動。這個專用GLB的邏輯允許設(shè)計(jì)者產(chǎn)生一個由器件內(nèi)部信號組合的內(nèi)部時鐘。除增加了可選擇的全局輸出使能GOE引腳外,ispLSI1000E系列與ispLSI1000系列功能是完全相同的。ispLSI1016E有一個GOE選擇引腳,而其余ispLSI1000E系列器件有兩個GOE。在  ispLSI1016E、ispLSI1024E和ispLSI1032E中,這些引腳與專用輸入腳是復(fù)用的。(1)通用邏輯塊通用邏輯塊(GLB)包括18個輸入、4個輸出,并能完成大多數(shù)標(biāo)準(zhǔn)邏輯功能,是Lattice Semiconductor Corporation(LSC)高密度ispLSI器件的標(biāo)準(zhǔn)邏輯塊。GLB的內(nèi)部邏輯可以分為4個獨(dú)立部分:與陣列、乘積項(xiàng)共享陣列(PTSA-Product TermSharing Array)、可重構(gòu)寄存器以及功能控制。與陣列包括20個乘積項(xiàng),它基本上可以產(chǎn)生GLB18個輸入的任何邏輯和。16個來自全局布線區(qū)(GRP)的輸入,或者外部I/O單元,或者任一個GLBs的反饋信號。剩余的兩個輸入直接來自兩個專用輸入引腳。這些信號可以對乘積項(xiàng)的補(bǔ)碼形式和邏輯真進(jìn)行更有效的布爾邏輯化簡。4個帶有一個異或門輸入的D型觸發(fā)器組成可重構(gòu)寄存器。GLB中的異或門能作為一個邏輯元件或重構(gòu)D型觸發(fā)器以仿真J-K觸發(fā)器或T型觸發(fā)器,簡化了計(jì)算器、比較器和ALU類功能的設(shè)計(jì)。如果設(shè)計(jì)者只需要一個組合輸出,寄存器可以被旁路。每一個寄存器輸出送回GRP,并且經(jīng)ORP引到I/O單元。當(dāng)使用了4個乘積項(xiàng)旁路時,重構(gòu)寄存器失效。乘積項(xiàng)共享陣列可以類似現(xiàn)場可編程FPGA器件那樣共享乘積項(xiàng),還能用一個旁路電路給每一個輸出提供4個乘積項(xiàng),以提高該單元的性能。控制功能提供控制GLB輸出操作的各種信號。寄存器時鐘可以來自時鐘分配網(wǎng)絡(luò)的三個時鐘源或者GLB內(nèi)部的乘積項(xiàng)。GLB的復(fù)位信號可以來自全局復(fù)位引腳。全局復(fù)位引腳總是被連接并與PT復(fù)位形成邏輯“或”的關(guān)系。有效的復(fù)位信號總是把寄存器的Q位置為邏輯0狀態(tài)。與GLB有關(guān)的I/O單元的輸出使能來自該塊內(nèi)的乘積項(xiàng)。對于控制功能來說,使用一個乘積項(xiàng)會使該乘積項(xiàng)作為一個邏輯項(xiàng)失效。(2)巨型塊一個巨型塊由8個GLBs、1個輸出布線區(qū)、16個I/O單元、2個專用輸入和1個公共乘積項(xiàng)OE組成。ispLSI1000系列的不同成員的單個器件由1個到6個巨型塊組合而成。對ispLSI1000系列,巨型塊內(nèi)的8個GLBs共享兩個專用輸入引腳。這些專用輸入引腳對任何其他巨型塊中的GLBs是無效的。這些引腳僅是專用的輸入而且是由軟件自動指定的。由于在巨型塊內(nèi)的邏輯共享,共享公共功能的各種信號都是在同一個巨型塊內(nèi)被分組。因此設(shè)計(jì)者獲得邏輯在器件內(nèi)的最佳利用,并且可以有效的消除布線瓶頸。(3)IO單元IO單元是引導(dǎo)輸入、輸出或雙向信號線與I/O引腳相連的單元。一個邏輯輸入來自輸出布線區(qū)(ORP),另一個來自較快的ORP旁路。一對多路轉(zhuǎn)換器選擇應(yīng)該使用哪些信號以及信號的極性。I/O單元的輸出使能受每個巨型塊中產(chǎn)生的OE信號的控制。正如數(shù)據(jù)通路一樣,多路轉(zhuǎn)換器選擇信號的極性。當(dāng)輸出引腳需要時,輸出使能可被置為邏輯高電平(即允許),當(dāng)輸入引腳需要時,被置為邏輯低電平(即禁止)。全局復(fù)位信號通過芯片復(fù)位引腳的有效低電平驅(qū)動。這個復(fù)位總是連接到所有的GLB和I/O寄存器。每個I/O單元可以獨(dú)立選擇兩個時鐘信號(IOCLK0或IOCLK1)中的一個。時鐘信號可以由時鐘分配網(wǎng)絡(luò)產(chǎn)生。I/O單元可以被配置為輸入、輸出、三態(tài)輸出或雙向I/O。通過多路轉(zhuǎn)換器可以實(shí)現(xiàn)這三種不同功能的選擇。D型寄存器可以被配置為一個電平觸發(fā)透明鎖存器或一個邊緣觸發(fā)的觸發(fā)器,以存儲新來的數(shù)據(jù)。當(dāng)I/O引腳沒有被連接時,該引腳自動采用一個有源上拉電阻。通過選擇可使有源上拉電阻所有引腳,有利于消除噪聲,減小器件的Icc。(4)輸出使能控制在每一個GLB內(nèi)利用OE乘積項(xiàng)PT(PT19)都可以產(chǎn)生OE信號。因此,巨型塊中有一個OE信號被連接到該巨型塊包括的所有I/O單元。這個OE信號可同時控制所有16個以三態(tài)模式使用的I/O單元。各個I/O單元也可以單獨(dú)控制作為永久允許或禁止的輸出緩沖器(參考I/O單元部分)。每一個巨型塊以三態(tài)工作,僅允許一個OE信號。這種方式的優(yōu)點(diǎn)是,輸出使能信號可以在巨型塊內(nèi)的任何GLB內(nèi)產(chǎn)生,而該巨型塊中正好有一個未用的OE乘積項(xiàng),使其他輸出使能乘積項(xiàng)釋放出來用作邏輯。ispLSI1000E和ispLSI1048E器件也有可選擇的全局輸出使能GOE。ispLSI1016E、ispLSI1024E、ispLSI1032E器件GOE與專用輸入復(fù)用。(5)輸出布線區(qū)輸出布線區(qū)(ORP)作用是引導(dǎo)各種信號從GLB輸出到配置為輸出或雙向管腳的I/O單元。設(shè)置輸出布線區(qū)的目的是為了更靈活地確定I/O引腳。它也簡化了布線軟件的工作量,增加了利用率。一個GLB輸出可連接到4個I/O單元的其中之一。使用乘積項(xiàng)共享陣列(PTSA)會帶來更大的靈活性,使GLB輸出可以完全互換,這樣的結(jié)構(gòu)使布線程序能自由地互換輸出以獲得最好的布線率。這是一個自動處理過程,不需要設(shè)計(jì)者的介入。輸出布線區(qū)旁路連接進(jìn)一步增強(qiáng)了器件的適應(yīng)性。ORP旁路以較快的速度連接指定的GLB輸出到指定的I/O單元。旁路路徑制約了設(shè)備的布線率,只能為特殊信號使用。(6)輸入布線器件內(nèi)的信號輸入以兩種方式處理:①器件內(nèi)的每個I/O單元將其輸入直接連到全局布線區(qū)(GRP),使器件內(nèi)的每一個GLBs能選取每個I/O單元輸入。②每個巨型塊有兩個專用的輸入與巨型塊內(nèi)的8個GLBs直接相連。(7)全局布線區(qū)全局布線區(qū)(GRP)以完備的連接提供了快速、可預(yù)設(shè)的速度,是專有的互聯(lián)結(jié)構(gòu)。GRP允許來自GLBs的輸出或I/O單元的輸入與GLBs的輸入連接。任何GLB的輸出都可以作為其他GLBs的輸入;同樣,來自I/O引腳的一個輸入可作所有GLBs的任一輸入。由于ispLSI器件的相同構(gòu)造,通過GRP的延時是一致的和可預(yù)知的,然而,延時會受到GLB的輕微影響。(8)時鐘分配網(wǎng)絡(luò)時鐘分配網(wǎng)絡(luò)(CDN)共產(chǎn)生5個全局誤:CLK0、CLKCLKIOCLK0和IOCLK1。IOCLK0和IOCLK1信號用來給器件內(nèi)的所有I/O單元計(jì)時。CLK0、CLK1和CLK2用來給器件內(nèi)的所有GLB計(jì)時。器件有4個專用的系統(tǒng)時鐘(Y0、YYY3),對于ISPLSI1016有3個(Y0、YY2),通過時鐘分配網(wǎng)絡(luò),這些系統(tǒng)時鐘引腳可直接分給任何GLB或任何I/O單元。時鐘分配網(wǎng)絡(luò)的其他輸入是專用時鐘GLB(對ISPLSI1032為“CO”)的4個輸出。這些時鐘GLB的輸出可用來生成一個設(shè)計(jì)者自定義的內(nèi)部時鐘配置。如,時鐘GLB可以利用外部主時鐘引腳Y0連接到全局時鐘信號CLK0進(jìn)行計(jì)時。時鐘GLB的輸出可依次產(chǎn)生一個CLK0的“分頻”信號,它可連接到CLKCLKIOCLK0或IOCLK1全局時鐘線上。所有GLBs都可以利用時鐘乘積項(xiàng)PT(PT12)產(chǎn)生它們自己的異步時鐘。在所有的G
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