課程設(shè)計(jì)-大林算法控制系統(tǒng)設(shè)計(jì)(編輯修改稿)
2025-02-13 03:37 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 模入電路能接受雙極性電壓輸入（5V~+5V），模出電路能輸出雙極性電壓（5V~+5V）。2. 模入電路用兩個(gè)通道分別采集被控對(duì)象的輸出和給定信號(hào)。3. 選擇被控對(duì)象： 4. 對(duì)象的純延遲環(huán)節(jié)用軟件通過(guò)數(shù)組單元移位實(shí)現(xiàn)。5. 定時(shí)中斷間隔選取50ms，采樣周期T要求既是采樣中斷間隔的整數(shù)倍，又滿足。6. 閉環(huán)系統(tǒng)時(shí)間常數(shù)按的被控對(duì)象最大時(shí)間常數(shù)選擇。 大多數(shù)工業(yè)對(duì)象具有較大的純滯后時(shí)間，可以近似用一階或二階慣性環(huán)節(jié)加純滯后環(huán)節(jié)來(lái)表示，其傳遞函數(shù)為一階對(duì)象：，二階對(duì)象：,大林算法的設(shè)計(jì)目標(biāo)是使整個(gè)閉環(huán)系統(tǒng)所期望的傳遞函數(shù) Φ（s）相當(dāng)于一個(gè)純滯后環(huán)節(jié)和一個(gè)慣性環(huán)節(jié)相串聯(lián)，即，并希望整個(gè)閉環(huán)系統(tǒng)的純滯后時(shí)間和被控對(duì)象的純滯后時(shí)間相同。其中為閉環(huán)系統(tǒng)的時(shí)間常數(shù)，純滯后時(shí)間與采樣周期T有整數(shù)倍關(guān)系，（N=1,2﹒﹒﹒﹒）。在本次大林算法控制系統(tǒng)中，系統(tǒng)先進(jìn)行A/D采樣，將給定值采樣值取到單片機(jī)內(nèi)，之后單片機(jī)會(huì)選擇另外一路通道，進(jìn)行輸出值即反饋值的采樣。將輸出值采樣到單片機(jī)內(nèi)后，在單片機(jī)中進(jìn)行差值E(k)計(jì)算，再通過(guò)單片機(jī)中的算法程序得到輸出量U(k)，再經(jīng)過(guò)D/A變換器，將輸出結(jié)果作用于被控對(duì)象。經(jīng)被控對(duì)象的輸出值又將作為反饋值被采樣到單片機(jī)內(nèi)。 A/D采樣電路 該實(shí)驗(yàn)的A/D采樣硬件電路如圖31所示 圖31 A/D采樣硬件電路圖 上圖所示的是ADC0809與8051連接的硬件電路圖，其中在ADC0809中，ININ7分別采樣給定信號(hào)和反饋信號(hào)，A\D轉(zhuǎn)換器的引腳A接單片機(jī)的P1^6，用于選擇采樣通道?？刂朴?jì)算機(jī)的定時(shí)器作為基準(zhǔn)時(shí)鐘（初始化為50ms），在第一次啟動(dòng)A/D轉(zhuǎn)換時(shí)，此時(shí)P1^6=0，選擇的IN6，采樣的是給定信號(hào)，當(dāng)采樣周期到時(shí)，此時(shí)P1^6=1，同時(shí)在定時(shí)器中啟動(dòng)A/D轉(zhuǎn)換，此時(shí)采樣的是反饋信號(hào)，給定信號(hào)和反饋信號(hào)的采樣值分別存儲(chǔ)在程序的RK和UK1中。 模數(shù)單元采用ADC0809芯片，主要包括多路模擬開關(guān)和A/D轉(zhuǎn)換器兩部分。其主要特點(diǎn)為：?jiǎn)坞娫垂╇?、工作始終CLOCK最高可達(dá)1200KHz、8位分辨率、8個(gè)單端模擬輸入端（IN0~IN7）、TTL電平兼容等，可以很方便地和微處理器接口。 通過(guò)三端地址譯碼A、B、C多路開關(guān)可選通8路模擬輸入的任何一路進(jìn)行A/D變換。其中IN1~IN5的模擬量輸入允許范圍：0V~，對(duì)應(yīng)數(shù)字量為00H~FFH，；IN6和IN7兩路由于接了上拉電阻，所以模擬量輸入允許范圍：5V~+,對(duì)應(yīng)數(shù)字量00H~FFH，0V對(duì)應(yīng)80H。在設(shè)計(jì)過(guò)程中使用的TDACC+教學(xué)系統(tǒng)中的ADC0809芯片，其輸出八位數(shù)據(jù)線以及CLOCK線已連到控制計(jì)算機(jī)的數(shù)據(jù)線及系統(tǒng)應(yīng)用時(shí)鐘1MCLK（1MHz）上。其它控制線根據(jù)實(shí)驗(yàn)要求可另外連接（A、B、C、STR、/OE、EOC、IN0~IN7）。 其中IN6和IN7可以測(cè)量5V~+5V的量，主要是因?yàn)榧恿送獠侩娐贰Ｈ鐖D所示，在IN6和IN7的實(shí)際輸入端其輸入范圍為0~5V，在外圍電路中，采用兩個(gè)相同電阻分壓的方式，因?yàn)榻o了一個(gè)5V的電壓，當(dāng)輸入端為5V時(shí)，0809的實(shí)際輸入端為兩者相加之和的一半，為0V，在0809采樣電壓的范圍以內(nèi)。但將該采樣值取進(jìn)單片機(jī)內(nèi)后，其表示范圍為128~127，對(duì)應(yīng)為0~5V的電壓，所以我們需要在程序里將采樣值減去128以使采樣值與設(shè)定值相對(duì)應(yīng)。因此加了外部電路，0809就可以采集5~+5V的電壓了。 D/A輸出電路 數(shù)模轉(zhuǎn)換單元采用TLC7528芯片，它是8位、并行、兩路、電壓型輸出模數(shù)轉(zhuǎn)換器。其主要參數(shù)如下：轉(zhuǎn)換時(shí)間100ns，滿量程誤差1/2LBS，參考電壓10V~+10V，供電電壓+5V~+15V，輸入邏輯電平與TTL兼容。輸入數(shù)字范圍為00H~FFH,80H對(duì)應(yīng)于0V，輸出電壓為5V~+96V。在課程設(shè)計(jì)過(guò)程中采用的TDACC+教學(xué)系統(tǒng)中的TLC7528，其輸入數(shù)字量得八位數(shù)據(jù)線、寫線和通道選擇控制線已經(jīng)接至控制計(jì)算機(jī)的總線上。片選線預(yù)留出待實(shí)驗(yàn)中連接到相應(yīng)的I/O片選上，如圖32。圖32 D/A輸出電路 該芯片TLC7528可以雙極性輸出，但須在單片機(jī)中將D/A的輸出值加128后再交給TLC7528芯片進(jìn)行D/A輸出。 圖33 給定對(duì)象硬件電路圖如圖33所示，為被控對(duì)象的硬件電路的設(shè)計(jì)圖，在本次的課程設(shè)計(jì)中的被控對(duì)象傳遞函數(shù)： ，其中比例部分由兩個(gè)運(yùn)算放大器組合實(shí)現(xiàn)，即，第一個(gè)運(yùn)算放大器的積分部分為4200247。1000=，實(shí)現(xiàn)被控對(duì)象的第一部分，第二個(gè)運(yùn)算放大器的積分部分為4250247。1000=1，實(shí)現(xiàn)被控對(duì)象的第二部分。 延遲通過(guò)數(shù)組來(lái)實(shí)現(xiàn)，滯后環(huán)節(jié)使信號(hào)延遲，為此，在內(nèi)存中專門設(shè)定N個(gè)單元作為存放信號(hào)m(k)的歷史數(shù)據(jù)，每采樣一次，把m(k)記入0單元，同時(shí)0單元原來(lái)存放的數(shù)據(jù)移到1單元，單元N輸出的信號(hào)，就是滯后N個(gè)采樣周期的m(kN)信號(hào)。 譯碼電路 圖34 譯碼電路見(jiàn)附錄圖 總硬件圖 控制算法的原理 實(shí)驗(yàn)算法中，用脈沖傳遞函數(shù)近似法求得對(duì)應(yīng)的閉環(huán)脈沖傳遞函數(shù)： ,將代入，并進(jìn)行Z變換：式中 ， 經(jīng)計(jì)算 ，無(wú)振鈴時(shí)，有，于是對(duì)應(yīng)的遞推公式為 u(k)=(k1)+(k2)+(k3)+(k)(k
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