fpga課程設(shè)計(jì)--基于vhdl的2fsk的信號(hào)發(fā)生器(編輯修改稿)
2025-02-12 05:31 本頁面
【文章內(nèi)容簡介】 STD_LOGIC)。 輸出m序列END PSKFSK。ARCHITECTURE PSKFSK_ARCH OF PSKFSK IS SIGNAL COUNT100:INTEGER RANGE 0 TO 99。 記錄100個(gè)狀態(tài) SIGNAL COUNT50: INTEGER RANGE 0 TO 49。 記錄50個(gè)狀態(tài) SIGNAL COUNT: INTEGER RANGE 1 TO 10。 記錄10個(gè)狀態(tài)，實(shí)現(xiàn)12M分頻到240KHz得到CLK240時(shí)鐘信號(hào) SIGNAL SINCLK,CODERATE: STD_LOGIC。 正弦波信號(hào)的頻率以及隨機(jī)序列的編碼速率 SIGNAL TEMP,JUMP_HIGH,JUMP_LOW: STD_LOGIC。 0，1跳變標(biāo)志 SIGNAL M: std_logic_vector (2 DOWNTO 0)。 m序列BEGINPROCESS(CLOCK) 分頻為240KHz的CLK240信號(hào) BEGIN IF (CLOCK39。EVENT AND CLOCK = 39。139。) THEN IF (COUNT = 10) THEN COUNT=1。 計(jì)數(shù)滿時(shí)計(jì)數(shù)回復(fù)初值 CLK240=NOT CLK240。 輸出時(shí)鐘翻轉(zhuǎn)一次 ELSIF (COUNT=5) THEN COUNT=COUNT+1。 CLK240 = NOT CLK240。輸出時(shí)鐘翻轉(zhuǎn)一次 ELSE COUNT=COUNT+1。 END IF。 END IF。END PROCESS。PROCESS(CLK240) 分頻為120KHz的CLK120信號(hào) BEGIN IF (CLK24039。EVENT AND CLK240 = 39。139。) THEN CLK120=NOT CLK120。 END IF。END PROCESS。PROCESS(CLK120) LOAD_CLK1 BEGIN IF (CLK12039。EVENT AND CLK120= 39。139。) THEN IF(COUNT50=49) THEN COUNT50=0。 CODERATE=NOT CODERATE。 ELSE COUNT50=COUNT50+1。 END IF。 END IF。END PROCESS。M_SEQUENCE_FORM: 產(chǎn)生1110010m序列PROCESS(CODERATE)BEGIN IF(CODERATE39。EVENT AND CODERATE= 39。139。) THEN M(0)=M(1)。 實(shí)現(xiàn)移位功能 M(1)=M(2)。 END IF。END PROCESS。PROCESS(CODERATE)BEGIN IF(CODERATE39。EVENT AND CODERATE= 39。139。) THEN M(2)=(M(1) XOR M(0)) OR (NOT (M(0) OR M(1) OR M(2)))。 邏輯表達(dá)式跟上面的移位功能產(chǎn)生m的隨機(jī)序列“1110010” END IF。END PROCESS。M_CODE=M(0)。PROCESS(MODE,CLK240,CLK120,M_CODE)BEGIN IF (MODE=39。039。 AND M_CODE=39。039。) THEN SINCLK=CLK120。 ELSE SINCLK=CLK240。 選擇正弦信號(hào)波產(chǎn)生器的時(shí)鐘頻率
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1