【文章內(nèi)容簡(jiǎn)介】 乘積項(xiàng) 。 ③ 時(shí)鐘來自某一乘積項(xiàng) 。 ? 觸發(fā)器的置位 （ PRN） 、 清除 （ CLRN） 均為異步方式 。 它們可選自乘積項(xiàng) ， 清除信號(hào)也可選自全局清除信號(hào) 。 ? 觸發(fā)器的輸入信號(hào)可來自組合邏輯部分 （ 由乘積項(xiàng)選擇矩陣決定 ） ， 也可直接來自 I/O引腳 。 來自 I/O引腳時(shí) ，可使器件的輸入建立時(shí)間很短 （ 3ns） 。 此時(shí)的可編程觸發(fā)器可作為寄存器快速捕獲輸入信號(hào) 。 ? 觸發(fā)器也可根據(jù)需要被旁路掉 ， 由組合邏輯部分直送MC的輸出 。 擴(kuò)展乘積項(xiàng) ? 使用擴(kuò)展乘積項(xiàng)可增加 MC的邏輯功能 。 有兩種擴(kuò)展乘積項(xiàng)： （ 1） 共享擴(kuò)展項(xiàng) ? 由每個(gè) MC提供一個(gè)未使用的乘積項(xiàng)反饋回本 LAB的邏輯陣列 （ 見圖 ） 。 這個(gè)乘積項(xiàng)稱為共享擴(kuò)展項(xiàng) 。 這樣 ， 一個(gè) LAB的邏輯陣列中可有 16個(gè)共享擴(kuò)展項(xiàng) ， 它們可被本 LAB中的任何 MC使用 。 使用共享擴(kuò)展項(xiàng)后 ， 信號(hào)的傳輸延時(shí)會(huì)增加一個(gè) tsexp量 。 共享擴(kuò)展項(xiàng)可增加乘積項(xiàng)中變量的個(gè)數(shù) 。 （ 2）并聯(lián)擴(kuò)展項(xiàng) ? 一個(gè) MC未使用的乘積項(xiàng)可通過并聯(lián)擴(kuò)展項(xiàng)的方式提供給相 鄰的 MC使用。圖 圖 并聯(lián)擴(kuò)展項(xiàng)使用例 ? 一個(gè) LAB中的 MC分為兩組，每組 8個(gè)。在每組 MC中，排序號(hào)高的可向序號(hào)低的借用并聯(lián)擴(kuò)展項(xiàng)。一個(gè) MC可最多實(shí)現(xiàn) 20個(gè)乘積項(xiàng)，其中的 5個(gè)來自本 MC的邏輯陣列，另 15個(gè)來自相鄰的 MC。每使用一個(gè)并聯(lián)擴(kuò)展項(xiàng)，信號(hào)的傳輸延時(shí)會(huì)增加一個(gè) tpexp量。 MAX7000系列的 I/O控制塊 ? I/O控制塊主要由多路選擇器和輸出緩沖門組成。圖 MAX7000E/S器件的 I/O控制塊的邏輯框圖。 I/O控制塊可使對(duì)應(yīng)的 I/O引腳工作于輸入、輸出、雙向三種方式之一。 圖 MAX7000E/S的 I/O控制塊 ? 多路選擇器為輸出緩沖門選取控制信號(hào) ， 使緩沖門呈導(dǎo)通或高阻狀態(tài) 。 經(jīng) PIA來的控制信號(hào)來自全局輸出使能信號(hào) 、 I/O引腳信號(hào)和宏單元輸出信號(hào) 。 ? 輸 出 緩 沖 門 可 被 設(shè) 置 為 漏 極 開 路 輸 出 形 式 （ 僅MAX7000S） ， 增加了輸出引腳的驅(qū)動(dòng)功能 。 ? 輸出緩沖門的輸出電路擺動(dòng)速率也可被編程設(shè)置為高速或低速 ， 高速輸出時(shí) ， 輸出電壓信號(hào)的擺動(dòng)速率大 ， 但輸出信號(hào)的邊沿毛刺噪聲也較大 ， 器件的功耗也較大 。低速輸出時(shí) ， 輸出噪聲低 、 功耗小 ， 但輸出信號(hào)會(huì)增加一個(gè)附加延時(shí)量 。 7． 4 CPLD/FPGA ? FLEX10K系列是一種高密度 、 高性能的可編程器件 。它可提供 10000～ 250000個(gè)等效門 。 內(nèi)帶的嵌入式陣列增強(qiáng)了其運(yùn)算處理能力 。 內(nèi)帶的 JTAG邊界掃描測(cè)試電路方便了對(duì)其工作狀態(tài)的檢測(cè) 。 FLEX10K的內(nèi)部連接具有高速 、 延時(shí)固定并可預(yù)測(cè)的特點(diǎn) 。 FLEX10K采用CMOSSRAM（ CMOS靜態(tài)隨機(jī)存儲(chǔ)器 ） 的制作工藝 ，與 EEPROM制作工藝的器件不同 ， 用 CMOSSRAM工藝的 PLD的編程配置信息在芯片斷電后不能自己保存數(shù)據(jù) ， 需另加 ROM 類 （ 如 EPROM 、 EEPROM 、FLASHROM等 ） 器件保存編程配置信息并完成上電自動(dòng)加載 。 雖然這增加了應(yīng)用系統(tǒng)的復(fù)雜度 ， 但可實(shí)現(xiàn)芯片的在線動(dòng)態(tài)配置 ， 這增強(qiáng)了器件的處理能力和應(yīng)用靈活性 。 FLEX10K的系統(tǒng)結(jié)構(gòu) ? FLEX10K主要由嵌入式陣列塊 （ EAB） 、 邏輯陣列塊（ LAB） 、 快速連線帶 （ FastTrack） 、 輸入 /輸出單元（ IOE） 四個(gè)部分組成 。 圖 。 圖 FLEX10K的結(jié)構(gòu)框圖 ? FLEX10K是在業(yè)界最先將嵌入式陣列結(jié)合進(jìn) PLD的 。借助嵌入式陣列 ， PLD可更有效地實(shí)現(xiàn)復(fù)雜邏輯處理 ，如乘法器 、 微處理器 、 DSP等 。 嵌入式陣列由多個(gè) EAB組成 ， 每個(gè) EAB基本為一個(gè)帶有寄存器的 RAM（ 2048位 ） 。 ? LAB呈行列排序 ， 每行嵌入一個(gè) EAB。 每個(gè) LAB內(nèi)包含有局部連線和 8個(gè)邏輯單元 （ LE） ， 每個(gè) LAB自身可構(gòu)成一個(gè)低密度 PLD， 相當(dāng)于 96個(gè)可用邏輯門 。 多個(gè) LAB互連結(jié)合可構(gòu)成更大的邏輯塊 ， 因而也將 LAB稱為構(gòu)成CPLD的 “ 粗顆粒 （ coarse grain） ” 。 ? 行 、 列快速連線帶貫穿于整個(gè)器件的長(zhǎng) 、 寬 ， 分布于LAB的行列之間 ， 連線帶內(nèi)有多條等長(zhǎng)度的連續(xù)金屬連接線 ， 毎條稱為一個(gè)互連通道 ， 統(tǒng)稱為互連資源 。 LAB、EAB、 IOE之間的互連主要是通過快速連線帶連接的 。 ? IOE起著引腳接口的作用 ， 其內(nèi)部主要有一個(gè)雙向緩沖器和一個(gè)寄存器 。 每個(gè) IOE可經(jīng)編程選擇與多個(gè)互連通道連接 。 FLEX10K還有 6個(gè)專用輸入引腳 ， 其連接線遍布整個(gè)器件 ， 傳送信號(hào)的延時(shí)偏移較小 。 它們可用作全局時(shí)鐘 、 清除 、 置位 。 FLEX10K的嵌入式陣列塊 （ EAB） ? EAB為一個(gè)有 2048bit的 RAM塊 ， 其輸入 、 輸出帶有寄存器 ， 如圖 。 圖 FLEX10K的嵌入式陣列塊（ EAB） ? 利用 EAB可直接構(gòu)成規(guī)模不很大的存儲(chǔ)器 ， 如 ROM、RAM、 FIFO（ 先入顯出存儲(chǔ)器 ） 。 實(shí)現(xiàn)存儲(chǔ)器時(shí) ， 可將一個(gè) EAB 配置為 256 8（ 256單元 ， 每個(gè)單元 8位 ）或 512 1024 2048 1。 較大規(guī)模的存儲(chǔ)器可由多個(gè) EAB連接實(shí)現(xiàn) ， 如兩個(gè) 512 4的 EAB連接可得 512 8的存儲(chǔ)器 。 EDA工具軟件會(huì)根據(jù)用戶的設(shè)計(jì)自動(dòng)配置各 EAB。 ? EAB中的 RAM的入出端均帶有寄存器 ， 輸入 /輸出寄存器可用不同的時(shí)鐘 ， 這給 EAB實(shí)現(xiàn) FIFO、 雙端 RAM帶來方便 。 ? EAB也可用于實(shí)現(xiàn)乘法器 、 數(shù)字濾波器 、 微處理器等 。例如將 EAB配置為 256 8只讀存儲(chǔ)器存入兩個(gè) 4位數(shù)相乘的積 ， 將兩個(gè) 4位數(shù)據(jù)作為地址 ， 這樣用一個(gè) EAB就可實(shí)現(xiàn) 4 4乘法器 。 這種查找表 （ LUT） 法實(shí)現(xiàn)的乘法器的工作速度快于由門電路構(gòu)成的乘法器 。 ? EAB中的內(nèi)容可在 FLEX10K其他部分工作時(shí)動(dòng)態(tài)改變 ，這給 PLD器件的應(yīng)用帶來了方便 。 FLEX10K的邏輯陣列塊 （ LAB） ? 一個(gè) LAB中包括 8個(gè)邏輯單元 （ LE） 、 進(jìn)位鏈與級(jí)聯(lián)鏈 、控制信號(hào)以及 LAB局部互連帶 ， 結(jié)構(gòu)關(guān)系如圖 示 。 圖 FLEX10K的邏輯陣列塊（ LAB） ? 每個(gè) LAB中為 8個(gè) LE提供 4個(gè)控制信號(hào) ， 其中的兩個(gè)可作為時(shí)鐘 ， 另兩個(gè)作為置位 /清除信號(hào) 。 這 4個(gè)控制信號(hào)可選擇來自器件的專用與全局輸入信號(hào)或來自 LAB的局部互連 ，專用與全局輸入信號(hào)通過器件時(shí)的時(shí)延附加偏移很小 ，適于作為同步控制信號(hào) 。 ? 進(jìn)位鏈與級(jí)聯(lián)鏈?zhǔn)歉?LE間的快速連接線 ， 信號(hào)通過它們傳輸時(shí)的附加時(shí)延小于經(jīng)行 、 列連線帶的時(shí)延 。 進(jìn)位鏈與級(jí)聯(lián)鏈也在同一行的 LAB間連接 ， 由圖 ， 某一 LAB中第 8個(gè) LE輸出的進(jìn)位鏈 、 級(jí)聯(lián)鏈送到同一 LAB行間隔列 LAB的第 1個(gè) LE的進(jìn)位鏈 、 級(jí)聯(lián)鏈的輸入 。 但進(jìn)位鏈 、 級(jí)聯(lián)鏈不能穿過 LAB行中間的 EAB。 ? 各 LE的輸出可編程選擇送入行 、 列快速連線帶 ， 也可反饋回本 LAB的局部互連帶 。 FLEX10K的邏輯單元 （ LE） ? LE是 FLEX10K結(jié)構(gòu)中的基本處理單元 。 圖 LE的結(jié)構(gòu) 。 每個(gè) LE包含一個(gè)四輸入 LUT（ 查找表： Look Up Table） ， 一個(gè)帶有使能和異步清除 、 置位的可編程觸發(fā)器 ， 一個(gè)進(jìn)位鏈和一個(gè)級(jí)聯(lián)鏈 。 LE的輸出可選送到行 、列快速連線帶 ， 也可反饋回本 LAB的局部互連線帶 。 LE有 4種工作模式 。 圖 FLEX10K的 邏輯單元（ LE） 1. 查找表 (LUT) ? LUT為一種存儲(chǔ)結(jié)構(gòu) ， 可作為編程實(shí)現(xiàn)組合邏輯函數(shù)的一種方法 。 與基于乘積項(xiàng)的組 合 邏 輯 函 數(shù) 實(shí) 現(xiàn) 方 法（ GAL、 MAX7000中 ） 不同 ，LUT只需改變存儲(chǔ)器的內(nèi)容即可實(shí)現(xiàn)給定變量的任何組合函數(shù) ， 因而也稱 LUT為函數(shù)發(fā)生器 。 ? 圖 SRAM和選擇器構(gòu)成的四變量 LUT的框圖 。 圖 4變量查找表（ LUT）的結(jié)構(gòu) ? 例如，實(shí)現(xiàn)函數(shù) , 基于乘積項(xiàng)方法需 4個(gè)與門，一個(gè)或門。 LUT法根據(jù)函數(shù) F的真值表（表 ）將 F的取值存入 SRAM。而將輸入變量作為四組二選一選擇器的控制信號(hào)，低位控制前組、高位控制后組。圖 4變量的任一組合邏輯函數(shù)，其復(fù)雜度和傳輸延時(shí)不隨乘積項(xiàng)的多少而改變。 ? SRAM查找表被認(rèn)為是 FPGA類 PLD的特點(diǎn)之一 ， 因而也將 FLEX10K歸入 FPGA類 。 由于 SRAM的內(nèi)容在芯片掉電后不能保存 ， 因而 FPGA類芯片在應(yīng)用時(shí)需加設(shè)非易失性存儲(chǔ)器保存配置信息 。 DCBAF ???? 2． 可編程觸發(fā)器 ? 可編程觸發(fā)器可被設(shè)置成 D、 T、 JK或 SR觸發(fā)器 。 觸發(fā)器的時(shí)鐘 （ CLK） 、 清除 （ CLR、 異步 ） 、 置位 （ PRN、異步 ） 及使能 （ ENA） 可選自專用輸入引腳或通用 I/O引腳 ， 也可由內(nèi)部邏輯電路產(chǎn)生 。 由圖 ， 可編程觸發(fā)器和 LUT的輸出可以各自獨(dú)立工作 、 分別輸出 。 這提高了 LE的利用率 。 進(jìn)位鏈 ? 進(jìn)位鏈提供了 LE之間的快速 （ ） 進(jìn)位功能 。 低位 LE的進(jìn)位信號(hào)可經(jīng)進(jìn)位鏈送到高位 LE。 這一特點(diǎn)有助 FLEX10K實(shí)現(xiàn)任意位的高速加法器 、 計(jì)數(shù)器和比較器 。 圖 n+1個(gè) LE實(shí)現(xiàn)的 n位全加器 。 LUT的一部分組成三變量查找表產(chǎn)生兩位輸入信號(hào)及低進(jìn)位的 “ 和 ” Si ，