電子設(shè)計(jì)自動(dòng)化實(shí)驗(yàn)報(bào)告(編輯修改稿)
2025-02-09 09:13 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 8 四、 實(shí)驗(yàn)結(jié)果 前半段 后半段 9 實(shí)驗(yàn)名稱 電子鐘的 VHDL 程序設(shè)計(jì) 實(shí)驗(yàn)地點(diǎn) 理學(xué)樓 210 實(shí)驗(yàn)時(shí)間 實(shí)驗(yàn)成績(jī) 一、實(shí)驗(yàn)?zāi)康募叭蝿?wù) 掌握 QuartusII 的 VHDL 語(yǔ)言描述輸入法 （ 1） 掌握 VHDL 語(yǔ)言描述輸入法 （ 2） 掌握 VHDL 語(yǔ)言 （ 3） 掌握 VHDL 語(yǔ)言描述和圖形設(shè)計(jì)的結(jié)合 （ 4） 設(shè)計(jì)一個(gè)含時(shí)、分、秒的時(shí)鐘 （ 5） 用 QuartusII 軟件編譯和波形仿真 二、實(shí)驗(yàn)內(nèi)容與步驟 （ 1）設(shè)計(jì)電子鐘的 VHDL 程序 （ 2）根據(jù) VHDL 語(yǔ)言描述輸入法編譯和波形仿真。 三、實(shí)驗(yàn)電路或者實(shí)驗(yàn)源程序 源程序： （ 1） 60 進(jìn)制（分和秒） ： 10 （ 2） 十進(jìn)制 VHDL： （ 3） 六進(jìn) 制 VHDL： （ 4） 24 進(jìn)制（時(shí)）： 11 （ 4） 電子時(shí)鐘頂層文件 四、實(shí)驗(yàn)結(jié)果 12 實(shí)驗(yàn)名稱 七段數(shù)碼顯示譯碼器設(shè)計(jì) 實(shí)驗(yàn)地點(diǎn) 理學(xué)樓 210 實(shí)驗(yàn)時(shí)間 實(shí)驗(yàn)成績(jī) 一、實(shí)驗(yàn)?zāi)康募叭蝿?wù) （ 1） 掌握使用并行下載程序 （ 2） 掌握數(shù)碼顯示的原理 （ 3） 掌握 FPGA 開(kāi)發(fā)板的基本結(jié)構(gòu) （ 4） 設(shè)計(jì)一個(gè)能顯示 19 數(shù)字的程序，用數(shù)碼管顯示數(shù)字 二、實(shí)驗(yàn)內(nèi)容與步驟 （ 1）設(shè)計(jì)譯碼器的 VHDL 程序（由計(jì)數(shù)器得到譯碼器的輸入值） （ 2）將 VHDL 程序下載到 FPGA 芯片 中 （ 3）連接連線，觀察數(shù)碼顯示的結(jié)果（共陰數(shù)碼管） 三、 實(shí)驗(yàn)電路或者實(shí)驗(yàn)源程序 C L O C K 9C L O C K 5C L O C K 2C L O C K 0P I O 4 8P I O 4 9D 1 0 D912345678NO . 2實(shí)驗(yàn)電路結(jié)構(gòu)圖FP G A / C P L D直接與 7 段顯示器相接P I O 4 6 P I O 4 0P I O 3 8 P I O 3 2P I O 3 0 P I O 2 4P I O 2 2 P I O 1 6P I O 4
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