【文章內(nèi)容簡介】 同： PROCESS(A,B,C,D) BEGIN D = A。 X = B + D。 D = C。 Y = B + D。 END PROCESS ?結(jié)果： X=B+C。 Y=B+C。 PROCESS(A,B,C) VARIABLE: D: STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN D := A。 X = B + D。 D := C。 Y = B + D。 END PROCESS ?結(jié)果： X=B+A。 Y=B+C。 VHDL語言的數(shù)據(jù)類型 ?VHDL語言要求為各種常量、變量、信號指定明確的數(shù)據(jù)類型 ?參于運算的數(shù)據(jù)對象在數(shù)據(jù)類型、長度等方面要匹配 ?VHDL屬于嚴(yán)格數(shù)據(jù)類型的語言。不同的數(shù)據(jù)類型之間要進(jìn)行轉(zhuǎn)換。 VHDL語言的數(shù)據(jù)類型 ?標(biāo)準(zhǔn)定義的數(shù)據(jù)類型 整數(shù) (Integer) 32位帶符號整數(shù) 實數(shù) (Real) 帶符號浮點數(shù) ， 在 +38～ ++38之間 位 (Bit) 字符 ‘ 0’或 ‘ 1’ 位矢量 (Bit_vector) 雙引號括起來的二進(jìn)制位數(shù)據(jù) 布爾量 (Boolean) 邏輯值 TRUE或 FALSE 字符 (Character) 單引號括起來的 ASCII字符 字符串 (String) 雙引號括起來的一串 ASCII字符 ， 字符串中要包含雙引號時 ， 必須雙寫該雙引號 時間 (Time) 表示時間的數(shù)據(jù)和單位 非負(fù)整數(shù) (Natural)和正整數(shù) (Positive) 錯誤等級 (Severity Level) 表示系統(tǒng)的狀態(tài)，有 NOTE(注意 )、WARNING(警告 )ERROR(錯誤 )和FAILURE(失敗 )四種狀態(tài) VHDL語言的數(shù)據(jù)類型 ?用戶定義的數(shù)據(jù)類型 ?用戶定義數(shù)據(jù)類型的書寫格式為： TYPE 數(shù)據(jù)類型名 [，數(shù)據(jù)類型名， …] 數(shù)據(jù)類型定義； ?用戶可以定義的數(shù)據(jù)類型有： 枚舉類型 (Enumeraterd) 整數(shù)類型 (Integer) 實數(shù) (Real)、浮點 (Floating)類型 數(shù)組 (Array)類型 存取 (Access)類型 文件 (Files)類型 記錄 (Record)類型 時間 (Time)類型 用戶定義的數(shù)據(jù)類型 舉例 (1) Type 數(shù)據(jù)類型名 is (元素，元素， …) ； Type color is(blue, green, yellow, red)； (2) Type 數(shù)據(jù)類型名 is 數(shù)據(jù)類型定義 范圍； Type signal_level is range to +； (3) Type 數(shù)據(jù)類型名 is array 范圍 of 原數(shù)據(jù)類型； Type word is array(31 downto 0) of BIT； (4) Type 數(shù)據(jù)類型名稱 is Record 元素名稱：數(shù)據(jù)類型名稱； 元素名稱：數(shù)據(jù)類型名稱； ┇ End Record； VHDL語言的數(shù)據(jù)類型 ?常用的數(shù)據(jù)類型 ?VHDL語言中經(jīng)常使用的數(shù)據(jù)類型是 可枚舉類型STD_ULOGIC及其子類型 STD_LOGIC。在 IEEE 1164標(biāo)準(zhǔn)的 “ STD_LOGIC_1164”程序包中，可枚舉類型STD_ULOGIC的定義格式如下： TYPE std_ulogic IS ( ’U’, 初始態(tài) ’ X’, 不定狀態(tài) ’ 0’, 低電平 ’ 1’, 高電平 ’ Z’, 高阻 ’ W’, 弱不定態(tài) ’ L’, 弱低電平 ’ H’, 弱高電平 ’ ’)； 可忽略值 VHDL語言的數(shù)據(jù)類型 ?數(shù)據(jù)類型 STD_LOGIC是可枚舉類型 STD_ULOGIC的子類型，它的值與 STD_ULOGIC的值相同，但它具有一個決斷函數(shù)，稱為 resolved。 ?在 IEEE 1164標(biāo)準(zhǔn)的? STD_LOGIC_1164”程序包中，數(shù)據(jù)類型 STD_LOGIC的類型定義如下： SUBTYPE std_logic IS resolved std_ulogic。 ?此外，經(jīng)常使用的矢量類型 bit_vector、std_ulogic_vector、 std_logic_vector，它們在 IEEE 1076和 IEEE 1164標(biāo)準(zhǔn)的程序包中定義。 VHDL語言的數(shù)據(jù)類型 ?數(shù)據(jù)類型的限定 有時候根據(jù)上下文能判斷出某一數(shù)據(jù)的類型，例如： signal a: std_logic_vector(7 downto 0)。 a = ”01010110”。 若根據(jù)上下文判斷不出數(shù)據(jù)類型，則需要強制類型指定，在數(shù)據(jù)前加? 類型名’ ?，例如： subtype std3bit is std_logic_vector(0 to 2)。 case std3bit’(aamp。bamp。c) is when ”000”=y=”01111111”。 when ”001”=y=”10111111”。 …… 數(shù)據(jù)類型轉(zhuǎn)換： 為了不同數(shù)據(jù)類型之間的運算，必須將它們轉(zhuǎn)換成同一的數(shù)據(jù)類型。 VHDL不同的程序包提供了轉(zhuǎn)換函數(shù)。 轉(zhuǎn)換函數(shù)名 功能 STD_LOGIC_1164包集合 TO_STDLOGICVECTOR(A) 由 BIT_VECTOR轉(zhuǎn)換為STD_LOGIC_VECTOR TO_BITVECTOR(A) 由 STD_LOGIC_VECTOR轉(zhuǎn)換為BIT_VECTOR TO_STDLOGIC 由 BIT轉(zhuǎn)換為 STD_LOGIC TO_BIT(A) 由 STD_LOGIC轉(zhuǎn)換為 BIT STD_LOGIC_ARITH包集合 CONV_STD_LOGIC_VECTOR(A，位長 ) 由 INTEGER、 UNSIGNED、 SIGNED轉(zhuǎn)換為STD_LOGIC_VECTOR CONV_INTEGER 由 UNSIGNED、 SIGNED轉(zhuǎn)換為 INTEGER STD_LOGIC_UNSIGNED包集合 CONV_INTEGER(A) 由 STD_LOGIC_VECTOR轉(zhuǎn)換為 INTEGER 數(shù)據(jù)類型轉(zhuǎn)換 舉例 ?dataout = conv_std_logic_vector((( conv_integer(datain)*fullout)/ff),8)。 VHDL語言的運算符 ?VHDL語言提供了四種基本運算操作 邏輯運算 (Logic) 關(guān)系運算 (Relational) 算術(shù)運算 (Arithmetic) 連接運算 (Concatenation)。 邏輯運算 (Logic) ?not(取反 )、 and(與 )、 or(或 )、 nand(與非 )、nor(或非 )、 xor(異或 )、 xnor(異或非 ) ?一般情況下對于只有 and、 or、 xor的情況下可以不加括號，其他情況下應(yīng)該加括號 關(guān)系運算 (Relational) ?=(等于 )、／ =(不等于 )、 (小于 )、=(小于等于 )、 (大于 )和 =(大于等于 ) ?操作結(jié)果為 BOOLEAN型： TRUE或 FALSE ?特別當(dāng)心? =”(小于等于 )和? =”(信號賦值 ) 算術(shù)運算 (Arithmetic) ?**(指數(shù) )、 abs(絕對值 )、 *(乘 )、／ (除 )、mod(求模 )、 rem(取余 )、 +(正號 )、 (負(fù)號 )、+(加 )、 (減 )、 SLL(邏輯左移 )、 SRL(邏輯右移 )、SLA(算術(shù)左移 )、 SRA(算術(shù)右移 )、 ROL(邏輯循環(huán)左移 )、 ROR(邏輯循環(huán)右移 ) ?一般只有 +(加 )、 (減 )、 *(乘 )能被綜合為對應(yīng)的邏輯電路，其他運算很難 ?不同的運算，其操作數(shù)的類型有不同的要求，具體請參考相關(guān)資料 ?移位操作符為二元運算符，左操作數(shù)必須為 BIT或 BOOLEAN型的一維數(shù)組，右操作數(shù)為整數(shù) 連接運算 (Concatenation) ?并置運算符? amp?！保河脕韺崿F(xiàn)將位與位連接起來成為位串 例如： signal a,b std_logic_vector(3 downto 0)。 signal q std_logic_vector(7 downto 0)。 q = aamp。b。 VHDL的描述語句 VHDL的描述方式 (1)BEHAVIOR描述方式 (2)STRUCTURAL描述方式 (3)數(shù)據(jù)流描述方式 RTL/STRUCTURAL描述方式的 VHDL語言能夠進(jìn)行邏輯綜合 ，而采用 BEHAVIOR