【文章內(nèi)容簡介】 elsif ena=39。139。then accum=d。 end if。 end if。 end process。 end art。 圖 34 為累加器各信號仿真波形圖。 如圖所示， 當復(fù)位信號 reset=‘ 0’ 、使能信號 ena=‘ 1’ 時，在每個 clk 上升沿到來后， ACC 接收來自于數(shù)據(jù)總線 d[7..0]的數(shù)據(jù) (00、 0 0 0 04)；當 ena=‘ 0’ ， ACC 保持 04 不變；當 ena 又變?yōu)橛行盘柡螅?ACC 繼續(xù)接受來自數(shù)據(jù)總線的數(shù)據(jù)；當 reset=‘ 1’ ， ACC 復(fù)位，輸出 accum清零。 算術(shù)邏輯運算單元 (ALU) ALU 的功能十分強大，它不僅可以進行邏輯“與”“或”“異或”等邏輯運算，還可以進行加、減算術(shù)運算。除此之外還可以進行停 機、跳轉(zhuǎn)等操作。邏輯運算單元模塊引腳圖如 35 所示。 34 累加器各信號波形 圖 35 算術(shù)邏輯運算單元 第三 章 八位 RISCCPU各摸塊設(shè)計及仿真 13 圖 35 中 clk 為 ALU 的時鐘信號，由時鐘電路生成的 alu_clk 信號提供； opcode 為操作碼輸入端，取自指令寄存器的高 3 位， ALU 根據(jù)輸入的不同操作碼進行不同的操作； data 輸入來自數(shù)據(jù)總線上的數(shù)據(jù)； accum端輸入來自累加器的一個操作數(shù)； alu_out 端用來保存或輸出操作后的結(jié)果； zero 用于標志累加器的結(jié)果 accum 是否為 0，如果為 0，則 zero 為 1，否則 zero 為 0。 在程序設(shè)計時，首先定義指令的編碼，然后規(guī)定各個指令所對應(yīng)的操作，編寫 程序時采用 CASE 語句實現(xiàn)。 CASE 語句用來描述總線或編碼、譯碼的行為，從許多不同語句的序列中選擇其中之一執(zhí)行，屬于數(shù)據(jù)流描述法，是結(jié)構(gòu)體描述方法的一種。當然此處也可以采用 IF 語句實現(xiàn)。沒有采用 IF 語句的原因有以下幾個：首先 CASE 語句的可讀性比 IF 語句要強的多，程序的閱讀者很容易找出條件式和動作的對應(yīng)關(guān)系。其次在 CASE語句中， WHEN 語句可以顛倒次序而不至于發(fā)生錯誤 ： 而在 IF 語句中，顛倒條件判別的次序往往會使綜合的邏輯功能發(fā)生變化。另外，在 IF 語句中，先處理最起始的條件，如果不滿足，再處理下一個條件：而 在 CASE語句中，沒有值的順序號，所有值是并行處理的，這樣就縮短了程序的執(zhí)行時間。 算術(shù)邏輯運算單元程序及仿真波形如下， library ieee。 use 。 use 。 entity alu is port(clk: in std_logic。 opcode: in std_logic_vector(2 downto 0)。 data,accum: in std_logic_vector(7 downto 0)。 zero: out std_logic。 第三 章 八位 RISCCPU各摸塊設(shè)計及仿真 14 alu_out: out std_logic_vector(7 downto 0))。 end alu。 architecture behave of alu is signal alu_out_latch: std_logic_vector(7 downto 0)。 constant NOP: std_logic_vector(2 downto 0):=000。 constant JZ: std_logic_vector(2 downto 0):=001。 constant ADD: std_logic_vector(2 downto 0):=010。 constant ANL: std_logic_vector(2 downto 0):=011。 constant XRL: std_logic_vector(2 downto 0):=100。 constant MOV: std_logic_vector(2 downto 0):=101。 constant MEM: std_logic_vector(2 downto 0):=110。 constant AJMP: std_logic_vector(2 downto 0):=111。 begin zero=39。139。when accum=00000000 else 39。039。 process(clk) variable temp:std_logic_vector(2 downto 0)。 begin temp:=opcode。 if clk39。event and clk=39。139。then case temp is when NOP=alu_out_latch=accum。 when JZ=alu_out_latch=accum。 when ADD=alu_out_latch=data+accum。 第三 章 八位 RISCCPU各摸塊設(shè)計及仿真 15 when ANL=alu_out_latch=data and accum。 when XRL=alu_out_latch=data xor accum。 when MOV=alu_out_latch=data。 when MEM=alu_out_latch=accum。 when AJMP=alu_out_latch=accum。 when others=alu_out_latch=XXXXXXXX。 end case。 end if。 end process。 alu_out=alu_out_latch。 end behave。 仿真波 形如 圖 36 所示 ： 在此仿真波形圖中 ， clk 為時鐘信號輸入端口， zero 為判 accum 是否為零的輸出端口。 opcode 為操作碼輸入端， data 為數(shù)據(jù)輸入端 ， accum 為另一輸入端口，它接累加器的輸出端。 opcode 不同的值代表不同的操作，在此圖中，假設(shè) data 為“ 1”（十進制）， accum 為“ 2”，兩者相與為“ 0”，相加為“ 3”，跳轉(zhuǎn)時則輸出 accum 的值“ 2”，數(shù)據(jù)傳輸時輸出 data 的值“ 1”。 圖 36 算術(shù)邏輯運算單元仿真波形 第三 章 八位 RISCCPU各摸塊設(shè)計及仿真 16 指令寄存器 指令寄存器用來寄存指令，其引腳圖如圖 37 所示。 指令寄存器的觸發(fā)時鐘是 clk1。 clk1 的上升沿觸發(fā)，寄存器開始工作。 每條指令為兩個字節(jié)，即 16 位。高 3 位是操作碼，低 13 位是地址。本設(shè)計的數(shù)據(jù)總線為 8位，所以每條指令需要取兩次，先 取高 8 位，后取低 8 位。由狀態(tài)變量 state來標志從數(shù)據(jù)總線上取來的數(shù)據(jù)是高 8 位還是低 8 位。如果 state 為 0 表示取得的是高 8 位，存入高 8 位寄存器，同時將變量 state 置為 1。 下次再寄存時，由于 state 為 1，可知取得的是低 8 位，存入低 8 位寄存器中，同時將 state 置為 0。 由于數(shù)據(jù)總線既可以傳輸指令也可以傳輸數(shù)據(jù)，而且只有指令需要寄存到指令寄存器中，因此需要一個信號指示是否進行寄存。圖中 ena 引腳用來控制是否寄存。當數(shù)據(jù)總線傳輸?shù)氖侵噶顣r， ena 端由控制電路置為1,指令寄存；如果數(shù)據(jù)總線傳輸?shù)氖菙?shù) 據(jù)，則 ena 為 0， 指令寄存器停止工作。指令寄存時，分為高 3 位和低 13 位分別寄存到操作碼寄存器 opcode和地址寄存器 instr_addr。 指令寄存器源程序如下： library ieee。 use 。 entity reg is port(clk, reset, ena: in std_logic。 data: in std_logic_vector(7 downto 0)。 opcode: out std_logic_vector(2 downto 0)。 圖 37 指令寄存器 第三 章 八位 RISCCPU各摸塊設(shè)計及仿真 17 instr_addr: out std_logic_vector(12 downto 0))。 end reg。 architecture behave of reg is signal opc_iraddrs: std_logic_vector(15 downto 0)。 begin process(clk) variable state: std_logic:=39。039。 begin if(clk39。event and clk=39。139。)then if reset=39。139。then opc_iraddrs=(others=39。039。)。 elsif ena=39。139。 then case state is when 39。039。 =opc_iraddrs(15 downto 8)=data。 state:=39。139。 when 39。139。=opc_iraddrs(7 downto 0)=data。 state:=39。039。 when others=null。 end case。 else state:=39。039。 end if。 end if。 第三 章 八位 RISCCPU各摸塊設(shè)計及仿真 18 end process。 opcode=opc_iraddrs(15 downto 13)。 instr_addr=opc_iraddrs(12 downto 0)。 end behave。 仿真波形如圖 38 如下： 在此仿真波形圖中， clk 為時鐘輸入信號， ena 為使能輸入端口， reset 為復(fù)位 端口，這里假設(shè) data 傳輸?shù)囊恢笔恰?21”（十六進制），則當 state 為 0 時 ，傳輸高八位，當 state 為 1 時，傳輸?shù)桶宋?。其?13 至 15 位存入 opcode 中， 0至 12 位存入 str_addr 中。所以這里的 opcode 為“ 1”， str_addr 為“ 0121”。 狀態(tài)控制電路 狀態(tài)控制電路是 CPU 的控制核心。用于產(chǎn)生一系列的控制信號，來控制 各部件的啟動或者停止。 clk clk8 由時鐘產(chǎn)生電路產(chǎn)生； reset 為高電平時，復(fù)位狀態(tài)控制電路所有輸出信號； opcode 為操作碼輸入端，取自指令寄存器的高三位； pc_clk 作為程序計數(shù)器的時鐘信號； acc_ena 輸出到累加器的使能端； pc_ena 為指令寄存器的使能信號，控制指令寄存器的啟、停； datactrl_ena 作為數(shù)據(jù)控制電路的使能信號； idle 為停機信號，輸出到片外。 圖 38 指令寄存器仿真波形 第三 章 八位 RISCCPU各摸塊設(shè)計及仿真 19 如果將狀態(tài)控制電路作為一個整體進行程序編寫，有許多語句需要反復(fù)描述。這樣降低了程序的可讀性，而且在硬件實現(xiàn)時也會增加不必要的重復(fù)的邏輯電路。因此將狀態(tài)控制電路又分為狀態(tài)機和狀態(tài)控制器兩部分。 狀態(tài)控制器產(chǎn)生使能信號 ena 控制狀態(tài)機的啟、停。當復(fù)位信號 reset有效時，狀態(tài)控制器將 ena 置 零，從而使狀態(tài)機停止工作，各輸出信號復(fù)位。狀態(tài)控制器中當復(fù)位脈沖過后， clk8 上升沿到來， ena 輸出為 1，否則為 0。下面重點說明狀態(tài)機的設(shè)計。 此設(shè)計中，指令周期由 8 個時鐘周期組成，每個時鐘周期完成固定的工作。因此狀態(tài)控制器有 8 個狀態(tài)，當前狀態(tài)由某一變量記錄，此變量的值就是當前這個指令周期中經(jīng)過的時鐘數(shù)（從零開始記錄）。各時鐘周期，CPU 進行的操作如下： 第 0 個時鐘，從 ROM 讀取指令。由于指令長度為 16 位，數(shù)據(jù)總線為8 位，所以讀取一條指令需要兩個時鐘周期。第 0 個時鐘讀取指令的高 8圖 39 狀態(tài)控制電路 圖 310 狀態(tài)控制器 圖 311 狀態(tài)機 第三 章 八位 RISCCPU各摸塊設(shè)計及仿真 20 位代碼 ，并存入指令寄存器。此時狀態(tài)機使讀信號 rd 和 reg_ena 輸出 1(表示高電平 )，其余全部為 0(表示低電平 )。 第 1 個時鐘，從 ROM 讀取指令的低 8 位代碼并 存入指令寄存器。此時鐘結(jié)束后一條指令讀完，程序指針將指向下一個存儲單元。因此與上一時鐘相比 pc_clk 也從 0 變?yōu)?1，使程序計數(shù)器 (PC)增 1。 第 2 個時鐘，空操作。所有的輸出信號均為 0。 第 3 個時鐘，開始分析前兩個時鐘讀取的指令。如果操作符為 NOP ,則輸出信號 idle 為高；如果操作符不為 NOP，則 PC 增 1,指向下一條指令，其他各控制線輸出為零。 第 4 個時鐘 ，若取得的操作符為 ANL， ADD， XRL 或 MOV，則 rd輸出 1，讀取相應(yīng)地址的數(shù)據(jù)，地址由所讀取的指令的低 13 位給出；若為AJMP，則 pc_en