verilog教程邏輯部分北京至芯科技fpga培訓(xùn)(編輯修改稿)
2025-02-06 12:44 本頁面
【文章內(nèi)容簡介】 put Clock, Reset, A。 //定義時鐘 、 復(fù)位和輸入信號 output K2, K1。 //定義輸出控制信號的端口 reg K2, K1。 //定義輸出控制信號的寄存器 reg [1:0] state 。 //定義狀態(tài)寄存器 parameter Idle = 2’b00, Start = 2’b01, Stop = 2’b10, Clear = 2’b11。 //定義狀態(tài)變量參數(shù)值 always @(posedge Clock) if (!Reset) begin //定義復(fù)位后的初始狀態(tài)和輸出值 state = Idle。 K2=0。 K1=0。 end 北京至芯 FPGA培訓(xùn) 表示方法之一（續(xù)） else case (state) Idle: begin if (A) begin state = Start。 K1=0。 end else state = Idle。 end Start: begin if (!A) state = Stop。 else state = Start。 end 北京至芯 FPGA培訓(xùn) 表示方法之一（續(xù)） Stop: begin //符合條件進(jìn)入新狀態(tài) ， 否則留在原狀態(tài) if (A) begin state = Clear。 K2= 1。 end else state = Stop。 end Clear: begin if (!A) begin state = Idle。 K2=0。 K1=1。 end else state = Clear。 end endcase endmodule 北京至芯 FPGA培訓(xùn) 表示方法之二 我們還可以用另一個 Verilog HDL模型來表示同一個有限狀態(tài) ， 見下例 。 （ 用可綜合的 Verilog模塊設(shè)計用獨熱碼表示狀態(tài)的狀態(tài)機(jī) ） module fsm (Clock, Reset, A, K2, K1)。 input Clock, Reset, A。 output K2, K1。 reg K2, K1。 reg [3:0] state 。 parameter Idle = 4’b1000, Start = 4’b0100, Stop = 4’b0010, Clear = 4’b0001。 北京至芯 FPGA培訓(xùn) 表示方法之二（續(xù)） always @(posedge clock) if (!Reset) begin state = Idle。 K2=0。 K1=0。 end else case (state) Idle: if (A) begin state = Start。 K1=0。 end else state = Idle。 北京至芯 FPGA培訓(xùn) 表示方法之二（續(xù)） Start: if (!A) state = Stop。 else state = Start。 Stop: if (A) begin state = Clear。 K2= 1。 end else state = Stop。 Clear: if (!A) begin state =Idle。 K2=0。 K1=1。 end else state = Clear。 北京至芯 FPGA培訓(xùn) 表示方法之二（續(xù)） default: state = Idle。 endcase endmodule [例 2]與 [例 1]的主要不同點是狀態(tài)編碼， [例 2]采用了獨熱編碼，而 [例 1]則采用 Gray碼，究竟采用哪一種編碼好要看具體情況而定。 北京至芯 FPGA培訓(xùn) 表示方法之三 在比較復(fù)雜的狀態(tài)機(jī)設(shè)計過程中 ， 我們往往把狀態(tài)的變化與輸出開關(guān)的控制分成兩部分來考慮 。就象前面講過的 Mealy狀態(tài)機(jī)輸出部分的組合邏輯 。 為了調(diào)試方便 ， 還常常把每一個輸出開關(guān)寫成一個個獨立的 always組合塊 。 在調(diào)試多輸出狀態(tài)機(jī)時 ， 這樣做比較容易發(fā)現(xiàn)問題和改正模塊編寫中出現(xiàn)的問題 。 建議同學(xué)們在設(shè)計復(fù)雜的多輸出狀態(tài)機(jī)時采用下面的風(fēng)格舉例 ， 說明如下： 北京至芯 FPGA培訓(xùn) 表示方法之三（續(xù)） module fsm (Clock, Reset, A, K2, K1)。 input Clock, Reset, A。 output K2, K1。 reg K2, K1。 reg [1:0] state, nextstate 。 parameter Idle = 239。b00, Start = 239。b01, Stop = 239。b10, Clear = 239。b11。 北京至芯 FPGA培訓(xùn) 表示方法之三（續(xù)） // 每一個時鐘沿產(chǎn)生一次可能的狀態(tài)變化 always @(posedge Clock) begin if (!Reset) state = Idle。 else state = nextstate。 end // 北京至芯 FPGA培訓(xùn) 表示方法之三（續(xù)） // 產(chǎn)生下一狀態(tài)的組合邏輯 always @(state or A) case (state)
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