fpga系統(tǒng)設(shè)計(jì)基礎(chǔ)11和12小節(jié)(編輯修改稿)
2025-02-04 14:06 本頁面
【文章內(nèi)容簡介】 ? 由于片內(nèi)所有疊柵 MOS管的源極是連在一起的，所以全部存儲單元同時(shí)被擦除，這一點(diǎn)是不同于 EEPROM的。 5. 隨機(jī)存儲器（ RAM） ? 隨機(jī)存儲器也叫隨機(jī)讀／寫存儲器，簡稱RAM。在 RAM工作時(shí)可以隨時(shí)從任何一個指定地址讀出數(shù)據(jù)，也可以隨時(shí)將數(shù)據(jù)寫入任何一個指定的存儲單元中去。 ? 優(yōu)點(diǎn) :讀、寫方便，使用靈活。 ? 缺點(diǎn) :一旦斷電以后所存儲的數(shù)據(jù)將隨之丟失，即存在數(shù)據(jù)易失性的問題。 ? RAM電路通常由 存儲矩陣 、 地址譯碼器 和 讀／寫控制電路 （也叫輸入／輸出電路）幾部分組成，電路結(jié)構(gòu)框圖如圖 。 圖 RAM的電路結(jié)構(gòu)框圖 ? 存儲矩陣由許多存儲單元排列而成，每個存儲單元能存儲 1位二進(jìn)制數(shù)據(jù)（ 1或 0），在譯碼器和讀／寫控制電路的控制下既可以寫入 1或 0，又可將所存儲的數(shù)據(jù)讀出。 ? 地址譯碼器將輸入的地址代碼譯成一條字線的輸出信號，使連接在這條字線上的存儲單元與相應(yīng)的讀／寫控制電路接通，然后對這些單元進(jìn)行讀或?qū)憽? ? 讀／寫控制電路用于對電路的工作狀態(tài)進(jìn)行控制，當(dāng)讀／寫控制信號 /RW＝ 1時(shí)，執(zhí)行讀操作，將存儲單元里的內(nèi)容送至輸入／輸出端（ I／ O）上。當(dāng) /RW ＝ 0時(shí)，執(zhí)行寫操作，輸入／輸出線上的數(shù)據(jù)寫入存儲器中。多數(shù) RAM集成電路是用一根讀／寫控制線控制其讀／寫操作的。但也有些 RAM集成電路是用兩個輸入端分別進(jìn)行讀和寫控制的。 ? 此外在讀／寫控制電路中另加有片選輸入端，當(dāng) /CS=0時(shí) RAM為正常工作狀態(tài)；當(dāng)/CS=1時(shí)所有的輸入／輸出端均為高阻態(tài)，不能對 RAM進(jìn)行讀／寫操作。利用片選輸入端可以使多個單片 RAM集成電路組合擴(kuò)展成更大容量的存儲器。 ? 輸入／輸出電路通常由三態(tài)門組成，由輸入信號及輸出信號控制，實(shí)現(xiàn)輸入（寫入）或輸出（讀出）功能。 ? RAM根據(jù)存儲單元的工作原理的不同又分為靜態(tài)隨機(jī)存儲器 SRAM和 動態(tài)隨機(jī)存儲器DRAM兩大類。 ? 靜態(tài)隨機(jī)存儲器 SRAM的存儲單元是在靜態(tài)觸發(fā)器的基礎(chǔ)上附加控制線或門控管而構(gòu)成的。它們是靠電路狀態(tài)的自保功能存儲數(shù)據(jù)的。由于使用的器件不同，靜態(tài)存儲單元又分為 MOS型和雙極型兩種。 可編程邏輯器件的 基本結(jié)構(gòu)和電路表示方法 ? 1. 可編程邏輯器件的基本結(jié)構(gòu) ? 可編程邏輯器件種類較多，不同廠商生產(chǎn)的可編程邏輯器件的結(jié)構(gòu)差別較大?？删幊踢壿嬈骷幕窘Y(jié)構(gòu)由 : 1. 輸入緩沖電路 2. 與陣列 3. 或陣列 4. 輸出緩沖電路等 4部分組成。 1. 可編程邏輯器件的基本結(jié)構(gòu) ? 其中輸入緩沖電路主要用來對輸入信號進(jìn)行預(yù)處理，以適應(yīng)各種輸入情況，例如產(chǎn)生輸入變量的原變量和反變量； ? “ 與陣列 ” 和 “ 或陣列 ” 是 PLD器件的主體，能夠有效地實(shí)現(xiàn) “ 積之和 ” 形式的布爾邏輯函數(shù)； ? 輸出緩沖電路主要用來對輸出信號進(jìn)行處理，用戶可以根據(jù)需要選擇各種靈活的輸出方式（組合方式、時(shí)序方式），并可將反饋信號送回輸入端，以實(shí)現(xiàn)復(fù)雜的邏輯功能。 2. PLD電路的表示方法 ? （ 1） PLD連接的表示法 ? PLD中陣列交義點(diǎn)上有 3種連接方式： ? 硬線連接、接通連接和斷開連接。 （ a）硬線連接 （ 不可編程 ） （ b）接通連接 (c) 斷開連接 圖 PLD中陣列交義點(diǎn)上的 3種連接方式 （ 2）輸入 /反饋緩沖單元表示法 ? PLD的輸入緩沖器和反饋緩沖器都采用互補(bǔ)的輸出結(jié)構(gòu)，以產(chǎn)生原變量和反變量兩個互補(bǔ)的信號，如圖 。 A是輸入， B和 C是輸出，真值表如表 。 A B C 0 1 0 1 1 0 圖 PLD緩沖器 表 PLD緩沖器真值表 從真值表可見： B＝ A ， C＝ （ 3） PLD與門表示法 ? 與陣列是 PLD中的基本邏輯陣列，它們由若干個與門組成，每個與門都是多輸入、單輸出形式。以三輸入與門為例，其 PLD表示法如圖 ，圖中 D＝ A * B * C 圖 3輸入端的 PLD與門 圖 4輸入端與門電路， P＝ A*B*D。 圖 4輸入端與門電路， P＝ A* 圖 4輸入端與門 圖 4輸入端與門 *B* ＝ 0 （ 4） PLD或門表示法 ? 或陣列也是 PLD中的基本邏輯陣列，它們由若干個或門組成，每個或門都是多輸入、單輸出形式。以 4輸入與門為例，其 PLD表示法如圖 示，圖中 Y＝ P1＋ P3＋ P4 圖 4輸入端的 PLD或門 ? 例：一個 PLD異或門電路如圖 。圖中 圖 PLD異或門連接圖 FPGA的設(shè)計(jì)方法與要求 ? ? 傳統(tǒng)的 數(shù)字系統(tǒng)設(shè)計(jì)一般是采用 搭積木式 的方法進(jìn)行，即由器件搭成電路板，由電路板搭成數(shù)字系統(tǒng)。系統(tǒng)常用的 “ 積木塊 ” 是固定功能的標(biāo)準(zhǔn)集成電路，如 74/54系列（ TTL）、 4000/4500系列（ CMOS）芯片和一些固定功能的大規(guī)模集成電路。設(shè)計(jì)者根據(jù)需要選擇合適的器件，由器件組成電路板，最后完成系統(tǒng)設(shè)計(jì)。傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)只能對電路板進(jìn)行設(shè)計(jì)，通過設(shè)計(jì)電路板來實(shí)現(xiàn)系統(tǒng)功能。 ? 進(jìn)入到 20世紀(jì) 90年代以后， EDA（電子設(shè)計(jì)自動化）技術(shù)的發(fā)展和普及給數(shù)字系統(tǒng)的設(shè)計(jì)帶來了革命性的變化。在器件方面，可編程邏輯器件飛速發(fā)展。利用 EDA工具，采用可編程邏輯器件，正在成為數(shù)字系統(tǒng)設(shè)計(jì)的主流。 ?采用可編程邏輯器件通過 對器件內(nèi)
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