ulsi互連布線(xiàn)國(guó)內(nèi)外發(fā)展現(xiàn)狀及未來(lái)趨勢(shì)論(編輯修改稿)
2025-02-03 12:31 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 須緊跟這個(gè)趨勢(shì)。特征尺寸小于 180 nm時(shí)，互連線(xiàn)的本質(zhì)變化就在所難免了，尺寸減小了，布線(xiàn)密度增加了。更長(zhǎng)的互連導(dǎo)線(xiàn)導(dǎo)致了高電阻，而與此同時(shí)，線(xiàn)間空間的減少會(huì)引起藕合電容和串?dāng)_的顯著增加。如圖 1 所示，當(dāng)特征尺寸很小時(shí)，是R( resistance) C( capacitance)互連延遲而不是內(nèi)部延遲決定著芯片的性能。 從選材的角度看，減小這種延遲的方法之 一是用金屬銅布線(xiàn)代替?zhèn)鹘y(tǒng)的金屬鋁。 CU的優(yōu)點(diǎn)是電阻率低，為 Ω /cm，僅為鋁的 60% 。 Cu發(fā)生電遷移的電流密度上限為 5 x 106A/cm2，而鋁的上限為 2 x 105A/cm2。 Cu的應(yīng)力特性也遠(yuǎn)好于 Al，因此和鋁相比， Cu的可靠性更高。 可是由于 Cu不能產(chǎn)生揮發(fā)性的氯化物，因此很難用常規(guī)的反應(yīng)離子刻蝕 (RiE)的方法來(lái)刻蝕互連線(xiàn)圖形，所以目前的銅布線(xiàn)多采用大馬士革鑲嵌工藝。 在鑲嵌過(guò)程中，先在介質(zhì)層上刻蝕所需溝槽和通孔，然后沉積一層阻擋層 (有時(shí)介質(zhì)層也可充當(dāng)阻擋層 )，再把 Cu 沉積在這些溝槽 或通孔中。最后用化學(xué)機(jī)械拋光的方法 (CMP)對(duì)互連線(xiàn)作整體平整化，去掉多余的物質(zhì)。大馬士革鑲嵌工藝通常有兩種，雙鑲嵌和單鑲嵌。所謂雙鑲嵌工藝是同時(shí)制備通孔及本層的工藝連線(xiàn) 。而在單鑲嵌工藝中，它們是被分別制備的。由于雙鑲嵌工藝比單鑲嵌工藝少大約 30%工序，因此最為常用。 Cu 可以用 CVD,濺射、電鍍、或者化學(xué)鍍方法沉積。濺射工藝的臺(tái)階覆蓋性差 。用 CVD方法會(huì)有雜質(zhì)在沉積過(guò)程中夾雜在薄膜里，且沉積速度慢。而電鍍的優(yōu)勢(shì)在于設(shè)備成本低，工作溫度低，薄膜均勻、質(zhì)量好，對(duì)通孔 /溝槽的填充能力強(qiáng)。因此， Cu 電鍍技術(shù)是國(guó)際上 UISI中 Cu沉積技術(shù)的主流。銅互連在改善器件延遲、提高金屬布線(xiàn)的抗電遷移特性等方面的優(yōu)越性已被越來(lái)越多的人們所認(rèn)識(shí)。對(duì)于相同的器件，銅布線(xiàn)相對(duì)于傳統(tǒng)的鋁布線(xiàn)可以減小延遲 30%左右，抗電遷移能力提高 10倍左右。特別是器件特征尺寸越小，銅互連相對(duì)于鋁互連的優(yōu)越性越顯著。 所以銅互連技術(shù)將是集成電路器件進(jìn)人 m時(shí)代以后的非常理想的可以代替鋁互連的布線(xiàn)技術(shù)。雖然現(xiàn)在在工藝開(kāi)發(fā)、工藝集成等方面還不是很成熟，還未被廣泛使用于集成電路制造中。但隨著銅互連工藝的不斷優(yōu)化，相信在不久的將來(lái)，它將全面代替鋁工藝而被廣大的制造廠商所采用。 減小互連延遲的另一種方法是用比目前介質(zhì)材料 (常用二氧化硅 )的介電常數(shù) K更低的材料。這種方法可以使寄生電容、串?dāng)_
公司管理相關(guān)推薦
鄂ICP備17016276號(hào)-1