【文章內(nèi)容簡介】 、 WE為低電平，要求 tw寫脈沖寬度必須大于規(guī)定的值，以保證可靠的寫入。 （ 3）為了保證可靠地寫入，要寫入的數(shù)據(jù)必須在 CS和 WE有效前已穩(wěn)定地出現(xiàn)在數(shù)據(jù)總線上，并在 CS和 WE變高電平之前保持穩(wěn)定。 （ 4）寫周期時間為地址建立時間、寫脈沖寬度和寫操作恢復(fù)時間三者之和。 167。 52 隨機(jī)存取存儲器 RAM 【 存儲器的工作時序 】 03:51 42 最小模式系統(tǒng) 時鐘 發(fā)生器 RES Vcc CLK READY RESET RD WR M / IO ALE 8086CPU A19 ~A16 AD15~AD0 DEN DT/R MN / MX Vcc STB 8282/8283 OE 8286/8287 T 地址 /數(shù)據(jù) 地址 存儲器 DATA I/O芯片 DATA BHE OE BHE 20位 16位 地址總線 數(shù)據(jù)總線 167。 52 隨機(jī)存取存儲器 RAM 【 存儲器的工作時序 】 03:51 43 存儲器讀周期時序 167。 52 隨機(jī)存取存儲器 RAM 【 存儲器的工作時序 】 03:51 44 存儲器讀 周期時序 167。 52 隨機(jī)存取存儲器 RAM 【 存儲器的工作時序 】 一個總線周期 T1 T2 T3 T4 CLK BHE AD0～ AD15 ALE M/IO RD RDY ① ② ③ ④ ⑤ ⑥ ⑦ ⑧ ⑨ ⑩ ⑾ 地 址 數(shù)據(jù)有效 03:51 45 存儲器寫周期時序 167。 52 隨機(jī)存取存儲器 RAM 【 存儲器的工作時序 】 03:51 46 存儲器寫周期時序 167。 52 隨機(jī)存取存儲器 RAM 【 存儲器的工作時序 】 一個總線周期 T1 T2 T3 T4 CLK BHE AD0～ AD15 ALE M/IO WR ① ② ③ ④ ⑤ ⑥ ⑦ 地 址 數(shù)據(jù)有效 03:51 47 167。 52隨機(jī)存取存儲器 RAM 當(dāng) CPU進(jìn)行第一次訪問時 ， 也把數(shù)據(jù)存到高速緩存區(qū) 。 之后 ， 當(dāng)CPU再次訪問這一區(qū)域時 ， CPU就可以直接訪問高速緩存區(qū) ， 而不需要再去訪問低速主存儲器 。 由于高速緩存器容量遠(yuǎn)小于低速大容量主存儲器 ， 所以它不可能包含后者的所有信息 。 高速緩存器設(shè)計的目標(biāo)就是使 CPU訪問盡可能在高速緩存器中進(jìn)行 。 四、高速緩沖存儲器 Cache 03:51 48 167。 52 隨機(jī)存取存儲器 RAM 高速緩沖存儲器 CACHE 主要由硬件來實現(xiàn) ， 對程序員是透明的 DRAM 80~120ns 1~16MB 硬盤 240MB～ 1GB CACHE RAM 20~40ns 32~256KB CPU 80386 (80486) CACHE控制器 DRAM控制器 CACHE在系統(tǒng)存儲器中的位置 03:51 49 第五章 存儲器 一、存儲器分類 二、隨機(jī)存取存儲器 RAM 三、只讀存儲器 四、 CPU與存儲器的連接 五、存儲器空間的分配和使用 內(nèi) 容 提 要 03:51 50 167。 5 3 只讀存儲器 ROM 特點： ROM存儲器是將程序及數(shù)據(jù)固化在芯片中 ， 數(shù)據(jù)只能讀出 ， 不能寫入 ， 也不會丟失 ， ROM中通常存儲操作系統(tǒng)的程序 (BIOS)或用戶固化的程序 。 （ 1） 掩膜型 ROM： ROM中信息是在芯片制造是由廠家寫入的 ， 用戶對這類芯片無法進(jìn)行任何修改 。 （ 2） 可編程只讀存儲器 (PROM)： 將設(shè)計的程序固化進(jìn)去后 ， ROM內(nèi)容不可更改 。 （ 3） 可擦除可編程只讀存儲器 (EPROM) ： 可編程固化程序 ， 且在程序固化后可通過紫外光照擦除 ， 以便重新固化新數(shù)據(jù) 。 （ 4） 電可擦除可編程只讀存儲器 (EEPROM)： 可編程固化程序 ， 并可利用電壓來擦除芯片內(nèi)容 ， 以重新編程固化新數(shù)據(jù) 。 03:51 51 167。 53 只讀存儲器 ROM EPROM基本存儲電路及 2764引腳圖 字線 浮空 位線 2764 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 27 26 25 24 23 22 21 20 19 18 17 16 15 VPP A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND VCC PGM NC A8 A9 A11 OE A10 CE D7 D6 D5 D4 D3 03:51 52 167。 53 只讀存儲器 ROM EPROM 2764引腳說明： 2764 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 27 26 25 24 23 22 21 20 19 18 17 16 15 VPP A12 A7 A6 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND VCC PGM NC A8 A9 A11 OE A10 CE D7 D6 D5 D4 D3 A12～ A0： 地址線 D7～ D0： 數(shù)據(jù)線（編程時為輸入，讀出時為輸出） CE： 芯片允許端，低電平有效 OE： 輸出允許端，低電平有效（與 RD相連） PGM： 編程脈沖控制端（輸入） VPP： 編程電壓輸入端 VCC： 工作電壓， +5V 03:51 53 167。 53 只讀存儲器 ROM 2764EPROM 只讀工作時 2764 A12 ～ A0 CE OE D7 ～ D0 A12～ A0 地址譯 碼器 RD D7～ D0 VPP 、 VCC： 接 +5V PGM： 接低電平，無編程信號 OE： 接低電平，允許讀出 CE： 接低電平，選中芯片 【 只讀工作時 】 根據(jù) CPU送來的地址信號 A12～ A0選中某存儲單元，進(jìn)行讀出操作。 03:51 54 167。 53 只讀存儲器 ROM EPROM 2764編程方式 VCC： 接 +5V VPP ： 接 +12~+25V（根據(jù)不同芯片） OE： 接低電平，允許讀出 CE： 接低電平，選中芯片 PGM：對每個存儲單元 編程時，從該引腳上輸入一個 50MS寬的正脈沖。 A12~A0 ： 地址線，選中存儲單元，逐字編程。 2764 A12 ～ A0 CE OE PGM D7 ～ D0 VCC VPP A12～ A0 D7～ D0 +5V +5V +5V +12~25V 50MS正脈沖 03:51 55 167。 53 只讀存儲器 ROM EPROM 編程器 03:51 56 課堂小結(jié) 重點： 存儲器的分類 、 特點 存儲器與 CPU的連接 P231： 7 、 8 作業(yè)： 難點： 存儲器與 CPU的連接 03:51 57 第五章 存儲器 一、存儲器分類 二、隨機(jī)存取存儲器 RAM 三、只讀存儲器 四、 CPU與存儲器的連接 五、存儲器空間的分配和使用 內(nèi) 容 提 要 03:51 58 167。 5 4 CPU與存儲器的連接 CPU與存儲器的連接時要考慮以下幾個問題： （ 1） CPU總線的 負(fù)載能力 一般來說， CPU總線的直流負(fù)載能力可帶一個 TTL負(fù)載 ，目前存儲器基本上是 MOS電路 ，直流負(fù)載很小，主要負(fù)載是電容負(fù)載。因此在小型系統(tǒng)中， CPU可以直接和存儲器芯片相連，在較大的系統(tǒng)中，必要時應(yīng)加上 數(shù)據(jù)緩沖器 （如 74LS245）或 總線驅(qū)動器 來驅(qū)動存儲器負(fù)載。 CPU在取指令和讀 /寫操作數(shù)時，有它自己固定的時序，應(yīng)考慮選擇何種存儲器來與 CPU時序相配合。若存儲器芯片已經(jīng)確定，應(yīng)考慮如何實現(xiàn) Tw周期的插入。 （ 2） CPU的時序和存儲器 存取速度 之間的配合 03:51 59 CPU與存儲器的連接時要考慮以下幾個問題： （ 3）存儲器的 地址分配 和 片選 內(nèi)存分為 ROM區(qū)和 RAM區(qū)， RAM又分為 系統(tǒng)區(qū)和用戶區(qū) ，每個芯片的 片內(nèi)地址 ，由 CPU的低位地址來選擇。一個存儲器系統(tǒng)有多片芯片組成， 片選信號 由 CPU的高位地址譯碼后取得。應(yīng)考慮采用何種譯碼方式，實現(xiàn)存儲器的芯片選擇。 8086CPU交換信息時提供的控制信號： M/IO、 RD、 WR、 ALE、READY、 WAIT、 DT/R和 DEN，這些信號與存儲器要求的控制信號如何連接才能實現(xiàn)所需要的控制功能。 （ 4）控制信號的 連接 167。 5 4 CPU與存儲器的連接 03:51 60 一 、 存儲器的地址選擇 存儲器的尋址必須有兩個部分： 低位地址線連到所有存儲器芯片，實現(xiàn) 片內(nèi)尋址 ；將高位地址線通過譯碼器或線性組合后輸出作為芯片的片選信號，實現(xiàn) 片間尋址 。 1．線性選擇方式 無論 ROM或 RAM芯片，芯片引腳都包括 地址線，數(shù)據(jù)線，讀 /寫控制線 和片選 CS線 ，只有片選信號 CS有效時，才可能對該芯片進(jìn)行操作。 167。 5 4 CPU與存儲器的連接 存 儲 芯 片 1 存 儲 芯 片 2 … 譯碼器 … … 片內(nèi)尋址 高位地址 低位地址 片選 片選 03:51 61 1．線性選擇方式 (實例 ) 【 例 1】 RAM芯片 Intel 6264容量為 8K 8位，用 2片靜態(tài)RAM芯片 6264，組成 16K 8位的存儲器系統(tǒng)。地址選擇的方式是將地址總線低 13位（ A12~A0）并行地與存儲器芯片的地址線相連，而 CS端與高位地址線相連。 167。 5 4 CPU與存儲器的連接 【 存儲器的地址選擇 】 03:51 62 D7～ D0 D7～ D0 A12～ A0 A12～ A0 A12~A0 A12~A0 D7～ D0 D7～ D0 6264 1 6264 2 CS CS A13 M/IO A13=0 A13=1 167。 5 4 CPU與存儲器的連接 【 存儲器的地址選擇 】 03:51 63 為區(qū)分兩不同的芯片 ， 用 A13~A19中任一根地址線來控制 ， 用 A13來控制 。 A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 x x x x 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 (00000H) x x x x 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 (01FFFH) x x x x 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 (04000H) 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 (05FFFH) x x x x 1 0 0 0 0 0 0 0 0