【文章內容簡介】 END PROCESS 。 END 。 EDA技術與 VHDL語言 第 4章 VHDL設計初步 寄存器描述及其 VHDL語言現象 D觸發(fā)器的 VHDL描述 D觸發(fā)器 VHDL描述的語言現象說明 （ 1）標準邏輯位數據類型 STD_LOGIC （ 2）設計庫和標準程序包 （ 3） SIGNAL信號定義和數據對象 （ 4）上升沿檢測表式和信號屬性函數 EVENT 上升沿檢測常用表式： CLK’EVENT AND CLK=‘1’ 關鍵詞 EVENT是信號屬性 ， VHDL通過以下表式來測定某信號的跳變邊沿： 信號名 39。EVENT EDA技術與 VHDL語言 第 4章 VHDL設計初步 寄存器描述及其 VHDL語言現象 D觸發(fā)器的 VHDL描述 D觸發(fā)器 VHDL描述的語言現象說明 （ 1）標準邏輯位數據類型 STD_LOGIC （ 2）設計庫和標準程序包 （ 3） SIGNAL信號定義和數據對象 （ 4）上升沿檢測表式和信號屬性函數 EVENT （ 5）不完整條件語句與時序電路 IF CLK39。EVENT AND CLK = 39。139。 THEN Q1 = D。 END IF。 EDA技術與 VHDL語言 第 4章 VHDL設計初步 寄存器描述及其 VHDL語言現象 D觸發(fā)器的 VHDL描述 D觸發(fā)器 VHDL描述的語言現象說明 （ 5）不完整條件語句與時序電路 ENTITY COMP_BAD IS PORT( a1 : IN BIT。 b1 : IN BIT。 q1 : OUT BIT )。 END 。 ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 39。139。 。 ELSIF a1 b1 THEN q1 = 39。039。 。 END IF。 END PROCESS 。 END 。 EDA技術與 VHDL語言 第 4章 VHDL設計初步 寄存器描述及其 VHDL語言現象 D觸發(fā)器的 VHDL描述 D觸發(fā)器 VHDL描述的語言現象說明 （ 5）不完整條件語句與時序電路 ENTITY COMP_GOOD IS PORT(a1 : IN BIT。 b1 : IN BIT。 q1 : OUT BIT )。 END 。 ARCHITECTURE one OF COMP_GOOD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 39。139。 。 ELSE q1 = 39。039。 。 END IF。 END PROCESS 。 END。 EDA技術與 VHDL語言 第 4章 VHDL設計初步 寄存器描述及其 VHDL語言現象 D觸發(fā)器的 VHDL描述 D觸發(fā)器 VHDL描述的語言現象說明 實現時序電路的 VHDL不同表達方式 ... PROCESS (CLK) BEGIN IF CLK39。EVENT AND (CLK=39。139。) AND (CLK39。LAST_VALUE=39。039。) THEN Q = D 。 確保 CLK的變化是一次上升沿的跳變 END IF。 END PROCESS 。 ... PROCESS (CLK) BEGIN IF CLK=‘1’ AND CLK‘LAST_VALUE=’0‘ THEN Q = D 。 END IF。 END PROCESS 。 EDA技術與 VHDL語言 第 4章 VHDL設計初步 寄存器描述及其 VHDL語言現象 D觸發(fā)器的 VHDL描述 D觸發(fā)器 VHDL描述的語言現象說明 實現時序電路的 VHDL不同表達方式 LIBRARY IEEE 。 USE 。 ENTITY DFF3 IS PORT (CLK， D : IN STD_LOGIC 。 Q : OUT STD_LOGIC )。END 。 ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1 : STD_LOGIC。 BEGIN PROCESS (CLK) BEGIN IF rising_edge(CLK) CLK的數據類型必須是 STD_LOGIC THEN Q1 = D 。 END IF。 Q = Q1 。 END PROCESS 。 END 。 EDA技術與 VHDL語言 第 4章 VHDL設計初步 寄存器描述及其 VHDL語言現象 D觸發(fā)器的 VHDL描述 D觸發(fā)器 VHDL描述的語言現象說明 實現時序電路的 VHDL不同表達方式 【 例 414】 ... PROCESS BEGIN wait until CLK = 39。139。 利用 wait語句 Q = D 。 END PROCESS。 EDA技術與 VHDL語言 第 4章 VHDL設計初步 寄存器描述及其 VHDL語言現象 D觸發(fā)器的 VHDL描述 D觸發(fā)器 VHDL描述的語言現象說明 實現時序電路的 VHDL不同表達方式 【 例 415】 ... PROCESS (CLK) BEGIN IF CLK = 39。139。 THEN Q = D 。 利用進程的啟動特性產生對 CLK的邊沿檢測 END IF。 END PROCESS 。 邊沿型觸發(fā)器時序波形 EDA技術與 VHDL語言 第 4章 VHDL設計初步 寄存器描述及其 VHDL語言現象 D觸發(fā)器的 VHDL描述 D觸發(fā)器 VHDL描述的語言現象說明 實現時序電路的 VHDL不同表達方式 【 例 416】 ... PROCESS (CLK， D) BEGIN IF CLK = 39。139。 電平觸發(fā)型寄存器 THEN Q = D 。