【文章內(nèi)容簡(jiǎn)介】 named_blk。 …… begin :seq_blk …… end …… fork : par_blk …… join …… endmodule ? 可以在命名塊中聲明本地變量 。 ? 可以使用 disable禁止命名塊 。 注意： ? 命名塊使 Verilog有更廣闊的適用范圍 。 ? 命名塊的使用縮短了仿真的時(shí)間 。 語(yǔ)法詳細(xì)講解 命名塊 語(yǔ)法詳細(xì)講解 禁止命名塊和任務(wù) module do_arith(out, a, b, c, d, e, clk, en_mult)。 input clk, en_mult。 input [7:0] a, b, c, d, e。 output [15:0] out。 reg [14:0] out。 always @(posedge clk) begin : arith_block //***命名塊 *** reg [3:0] tmp1, tmp2。 //***本地變量 *** {tmp, tmp2}=f_or_and(a, b, c, d, e)。 // 函數(shù)調(diào)用 if(en_mult) multme(tmp1, tmp2, out)。 //任務(wù)調(diào)用 end always @(negedge en_mult) begin //停止計(jì)算 disable multme。 //***禁止任務(wù)的執(zhí)行 *** diable arith_block。 //***禁止命名塊的執(zhí)行 *** end //在此定義任務(wù)和函數(shù) endmodle 注意： ? disable語(yǔ)句用來(lái)終止命名塊或任務(wù)的執(zhí)行 ， 因此可以在執(zhí)行所有的語(yǔ)句前 ， 就能從命名塊或任務(wù)的執(zhí)行中返回 。 語(yǔ)法： disable 〈 塊名 〉 或 disable 〈 任務(wù)名 〉 ? 禁止執(zhí)行命名塊或任務(wù)后 ， 所有在事件隊(duì)列中安排的事件都將被刪除 。 ? 在綜合中一般不支持 disable語(yǔ)句 。 在上頁(yè)的例子中 ， 只禁止命名塊也可以得到預(yù)期的結(jié)果：命名塊中所有的事件 、 任務(wù)和函數(shù)的執(zhí)行都將被取消 。 語(yǔ)法詳細(xì)講解 禁止命名塊和任務(wù) 語(yǔ)法詳細(xì)講解 有限狀態(tài)機(jī)（ FSM) 隱式 FSM: ? 不需要狀態(tài)寄存器 ? 仿真更加有效 ? 只能很好的處理線形狀態(tài)改變 ? 大部分綜合工具不支持隱式 FSM state 1 state 2 state 3 state 4 語(yǔ)法詳細(xì)講解 編譯引導(dǎo)語(yǔ)句 顯式 FSM: ? 結(jié)構(gòu)更加復(fù)雜 ? 可以很方便的用來(lái)處理默認(rèn)狀態(tài) ? 能夠處理復(fù)雜的狀態(tài)改變 ? 所有的綜合工具均支持顯式 FSM 語(yǔ)法詳細(xì)講解 有限狀態(tài)機(jī)（ FSM) state A state A state A state A state A 注意： ? 在隱式 FSMs 中 ， 無(wú)論什么時(shí)候在一個(gè)時(shí)鐘周期內(nèi)寫數(shù)據(jù)和在在另一個(gè)時(shí)鐘周期內(nèi)讀數(shù)據(jù) ， 都會(huì)創(chuàng)建寄存器 。 ? 所有的 FSMs 都必須能復(fù)位 ， 狀態(tài)改變必須與一個(gè)單一的時(shí)鐘信號(hào)同步 。 ? 一般的 ， 如果狀態(tài)改變比較簡(jiǎn)單 ， 又定義的比較好 ， 而且綜合工具支持隱式狀態(tài)機(jī) ， 就可以使用隱式類型 。 如果狀態(tài)改變比較復(fù)雜 ， 最好使用顯式類型 ， 這樣會(huì)更加有效 。 ? 隱式狀態(tài)機(jī)應(yīng)屬于行為級(jí) ， 而不應(yīng)屬于 RTL級(jí) ， 代碼中主要包含循環(huán) 、 嵌入的定時(shí)控制 ， 有時(shí)也含有命名事件 、 wait 和 disable 語(yǔ)句 。 因此 ， 綜合中一般不支持隱式機(jī) 。 語(yǔ)法詳細(xì)講解 有限狀態(tài)機(jī)（ FSMs) 語(yǔ)法詳細(xì)講解 Verilog 函數(shù) 要返回一個(gè)矢量值 （ 超過(guò)一個(gè)位寬 ） ， 可以在函數(shù)名前聲明變量的位寬 。 在函數(shù)中 ， 將語(yǔ)句放在 begin 和 end 塊中 。 在函數(shù)中無(wú)論多少次對(duì)函數(shù)名進(jìn)行賦值 ， 值只返回一次 。 下面的函數(shù)中聲明了一個(gè)內(nèi)部整型變量 。 module foo。 input [7:0] loo。 output [7:0] goo。 //可以從連續(xù)賦值中調(diào)用函數(shù) wire [7:0] goo=zero_count(loo)。 function [3:0] zero_count。 input [7:0] in_bus。 語(yǔ)法詳細(xì)講解 Verilog 函數(shù) integer I。 begin zero_count=0。 for(I=0。 I8。 I=I+1) if(!in_bus[I]) zero_count=zero_count+1。 end endfunction endmodule 可以聲明函數(shù)的返回值的類型為 integer、 real 或 time， 可以在任何表達(dá)式中調(diào)用函數(shù) 。 module checksub(neg, in_a, in_b)。 output neg。 reg neg。 function integer_subtr。 input [7:0] in_a, in_b。 subtr=in_ain_b。 //結(jié)果可能是負(fù)數(shù) endfunction always @(a or b) if(subtr(a, b)0) neg=1。 else neg=0。 endmodule 語(yǔ)法詳細(xì)講解 Verilog 函數(shù) 可以給返回變量的每一位賦值，還可以參數(shù)化函數(shù)的大小、函數(shù)口、甚至函數(shù)的行為。 ．．． parameter MAX_BITS=8。 reg [MAX_BITS:1] D。 function [MAX_BITS:1] reverse_bits。 input [7:0] data。 integer K。 for(K=0。 KMAX_BITS。 K=K+1) reverse_bits [MAX_BITS(K+1)]=data[K]。 endfunction always @(posedge clk) D=reverse_bits(D)。 ．．． 語(yǔ)法詳細(xì)講解 Verilog 函數(shù) 語(yǔ)法詳細(xì)講解 顯式有限狀態(tài)機(jī) module exp(out, datain, clk, rst)。 input clk, rst, datain。 output out。 reg out。 ret state。 always @(pasedge clk or posedge rst) if(rst) {state, out}=2?b00。 else case(state) 1?b0: begin out=1?b0。 if(!datain) state=1?b0。 else state=1?b1。 end 1?b1 begin 狀態(tài)變量 語(yǔ)法詳細(xì)講解 顯式有限狀態(tài)機(jī) case語(yǔ)句 0 1 datain = 0 datain = 1 out=datain。 state=1?b0。 end default: {state, out}=2?b00。 endcase endmodule 注： ? 可以在過(guò)程塊中使用一個(gè)單一的時(shí)鐘沿和一個(gè) case 語(yǔ)句來(lái)描述一個(gè)顯式狀態(tài)機(jī) 。 ? 必須規(guī)定一個(gè)狀態(tài)變量 ， 用來(lái)定義狀態(tài)機(jī)的狀態(tài) 。 ? 要改變當(dāng)前的狀態(tài) ， 必須改變狀態(tài)變量的值 ， 狀態(tài)變量的值的改變要與時(shí)鐘沿同步 。 ? 最好為通常不會(huì)發(fā)生的狀態(tài)規(guī)定默認(rèn)動(dòng)作 。 語(yǔ)法詳細(xì)講解 顯式有限狀態(tài)機(jī) 轉(zhuǎn)到下一個(gè)狀態(tài) 默認(rèn)狀態(tài)指針 0 1 1 0 1 識(shí)別 11序列 clk rst out module imp(out, datain, clk, rst)。 output out。 reg out。 input clk, datain, rst。 always @(rst) //協(xié)同復(fù)位方法 if (rst) assing out=1?b0。 else begin deassign out。 disable seq_block。 //返回到初始狀態(tài) end always @(posedge clk) 語(yǔ)法詳細(xì)講解 隱式有限狀態(tài)機(jī) 0 1 datain = 0 datain = 1 begin: seq_block out=1?b0。 if(!datain) //狀態(tài)一：輸出零 disable seq_block。 @(posedge clk) //狀態(tài)二：輸出第二位 out=datain。 end endmodule 語(yǔ)法詳細(xì)講解 隱式有限狀態(tài)機(jī) 0 1 1 0 1 識(shí)別 11序列 clk rst out 注意： ? 可以在過(guò)程塊使用多個(gè)時(shí)鐘沿（一個(gè)狀態(tài)一個(gè)）、條件語(yǔ)句、循環(huán)語(yǔ)句、 disable語(yǔ)句來(lái)描述隱式 FSM。 ? 不必定義一個(gè)狀態(tài)變量。 ? 若沒(méi)有強(qiáng)制狀態(tài)重復(fù)（例如：在循環(huán)語(yǔ)句或 disable語(yǔ)句中強(qiáng)制狀態(tài)重復(fù)），當(dāng)下一個(gè)激活時(shí)鐘沿到達(dá)時(shí)，狀態(tài)改變。下一個(gè)裝態(tài)將由條件語(yǔ)句決定。 ? 在隱式狀態(tài)機(jī)中，很難規(guī)定一個(gè)默認(rèn)動(dòng)作。 語(yǔ)法詳細(xì)講解 隱式有限狀態(tài)機(jī) 目標(biāo) ? 學(xué)會(huì)怎樣創(chuàng)建邏輯使用的用戶定義的原語(yǔ)。 ? 用戶定義的原語(yǔ) (UDP) 的行為與嵌入的 Verilog 原器件相似，可以用一個(gè)表格來(lái)定義它的功能。 語(yǔ)法詳細(xì)講解 第十八部分 用戶定義的原語(yǔ) 在 Verilog 結(jié)構(gòu)模型中，可以使用： ? 二十多個(gè)門級(jí)原器件。 ? 用戶定義的原語(yǔ)。 UDP 可用于 ASIC 庫(kù)單元設(shè)計(jì)和小規(guī)模芯片和中規(guī)模芯片設(shè)計(jì)。 ? 可以使用 UDP 擴(kuò)大預(yù)定義原器件的范圍。 ? UDP 是自包含的， 不能調(diào)用其他的模塊。 ? UDP 既可以用來(lái)代替時(shí)序邏輯元件，也可以代替組合邏輯元件。 ? 使用真值表來(lái)描述 UDP 的行為。 ? 調(diào)用 UDP 的方式與調(diào)用嵌入的原器件的方式相同。 語(yǔ)法詳細(xì)講解 什么是 UDP？ 注： ? UDP 是一種很好的代替邏輯方式。 ? 在嵌入原器件中，輸入中包含的 x 不能在輸出時(shí)自動(dòng)轉(zhuǎn)變成 x， 而在 UDP 中則不會(huì)出現(xiàn)此種情況。 ? UDP 可以代替許多原器件邏輯。另外， UDP 的仿真時(shí)間和內(nèi)存需要大大低于運(yùn)行分立原器件。如果仿真工具合適，相同邏輯的行為模型甚至可以更快。 語(yǔ)法詳細(xì)講解 什么是 UDP？ ? UDP 只能有一個(gè)輸出端，而且必須是端口的說(shuō)明列表的第一項(xiàng)。 ? UDP 可以有多個(gè)輸入端，最多允許有 10 個(gè)。 ? UDP 所有端口變量必須是標(biāo)