【正文】 量，不允許使用雙向端口。 ? UDP 不支持 Z 邏輯值。 ? 在仿真的開始， UDP 的輸出可以使用 initial 語(yǔ)句初始化為一個(gè)已知值。 ? UDP 不能被綜合。 語(yǔ)法詳細(xì)講解 特征 注： ? UDP 只能有一個(gè)輸出。如果設(shè)計(jì)時(shí)的輸出多于一個(gè)，則需要把其它的原器件連接到 UDP 輸出，或同時(shí)使用多個(gè) UDP。 ? UDP 輸入端最多可以有 10 個(gè)，但是當(dāng)輸入的個(gè)數(shù)多于 5 個(gè)時(shí)，內(nèi)存的需要將大大的增加。下頁(yè)表列出了輸入數(shù)目不同時(shí)，每個(gè)輸入所需要的內(nèi)存。 語(yǔ)法詳細(xì)講解 特征 語(yǔ)法詳細(xì)講解 特征 輸入 內(nèi)存 15 1 6 5 7 17 8 56 9 187 10 623 組合邏輯示例： 21 多路器 語(yǔ)法詳細(xì)講解 示例 primitive multiplexer(o, a, b, s)。 output o。 input s, a, b。 table // a b s : o 0 ? 1 : 0。 1 ? 1 : 1。 ? 0 0 : 0。 ? 1 0 : 1。 0 0 x : 0。 1 1 x : 1。 endtable endprimitive 原語(yǔ)名 輸出端口必須為第一個(gè)端口 注： ? 在模塊外定義 UDP 。 ? 如果在表中沒有規(guī)定輸入組合，將輸出 x。 ? 表的列中元素的順序應(yīng)與端口列表中的一致。 ? 表中的 ？的意義是：重復(fù)的輸入 0， 1或 x ； 邏輯值。 ? 表中開始兩行表示：當(dāng) s等于 1 時(shí)，不管 b 如何取值，輸出 o 將與 輸入 a 保持一致。 表中的下兩行表示：當(dāng) s 等于 0 時(shí)，不管 a 如何取值，輸出 o 將與輸入 b 保持一致。 表中 的最后兩行使此器件更加的全面、準(zhǔn)確。它們表示：當(dāng)輸入 a 和 b 的邏輯值相同時(shí)，如果 sel 等于 x， 則輸出 o 的值 將與輸入 a 和 b 的值相同。這種行為不能使用 Verilog 嵌入原器件進(jìn)行建模。 UDP 將 x 作為實(shí)際的未知值，而不是 Verilog 值來(lái)進(jìn)行處理，使其比嵌入原器件更加準(zhǔn)確。 語(yǔ)法詳細(xì)講解 示例 可以僅使用兩個(gè) UDP 設(shè)計(jì)全加器。 // 全加器進(jìn)位實(shí)現(xiàn)部分 primitive U_ADDR2_C(CO, A, B, CI)。 output CO。 input A, B, CI, table // A B CI : CO 1 1 ? : 1。 1 ? 1 : 1。 ? 1 1 : 1。 0 0 ? : 0。 0 ? 0 : 0。 ? 0 0 : 0。 endtalbe endprimitive 語(yǔ)法詳細(xì)講解 組合示例：全加器 //全加器求和實(shí)現(xiàn)部分 primitive U_ADDR2_S(S, A, B,CI)。 output S。 input A, B, CI。 table // A B CI : S 0 0 0 : 0。 0 0 1 : 1。 0 1 0 : 1。 0 1 1 : 0。 1 0 0 : 1。 1 0 1 : 0。 1 1 0 : 0。 1 1 1 : 1。 endtable endprimitive 語(yǔ)法詳細(xì)講解 組合示例：全加器 若使用 UDP 設(shè)計(jì)全加器，僅需要兩個(gè) UDP； 而使用 Verilog 嵌入原器件，則需要 5 個(gè) Verilog 嵌入原器件。 ? 大量使用全加器時(shí)，這將大大減少內(nèi)存的需要。 ? 事件的數(shù)目將大大降低。 ? ？代表 0， 1或 x。 語(yǔ)法詳細(xì)講解 組合邏輯示例：全加器 primitive latch(q, clock, data)。 output q。 reg q。 input clock, data。 initial q=1?b1。 table // clock data current next // state state 0 1 : ? 1。 0 0 : ? 0。 1 ? : : 。 endtable endprimitive 語(yǔ)法詳細(xì)講解 級(jí)觸發(fā)時(shí)序邏輯示例：鎖存器 注意此寄存器的用法，此寄存器用來(lái)存儲(chǔ)。 輸出初始化為 1‘ b1. ? 表示無(wú)須考慮輸入和當(dāng)前狀態(tài)的值 注： ? 鎖存器的動(dòng)作行為如下： 當(dāng)時(shí)鐘信號(hào)為 0時(shí)，輸入數(shù)據(jù)的值直接傳給輸出。 當(dāng)時(shí)鐘信號(hào)為 1時(shí)，輸出保持當(dāng)前狀態(tài)不變。 ? next state 欄中的 “ ” 表示輸出保持不變。 ? 輸出必須定義為寄存器類型，用來(lái)保存前一個(gè)狀態(tài)。 ? initial q=1’b1。 是時(shí)序 UDP 的初始化語(yǔ)句。使用此語(yǔ)句可以在仿真的開始對(duì)輸出進(jìn)行賦值。 在實(shí)際的部件模型中，很少使用初始賦值。但在測(cè)試 UDP 的功能時(shí)，初始賦值相當(dāng)有用。 語(yǔ)法詳細(xì)講解 級(jí)觸發(fā)時(shí)序邏輯示例：鎖存器 primitive d_edge_ff (q, clk, data)。 output q。 input clk, data。 reg q。 table // clk dat state next (01) 0 : ? : 0。 (01) 1 : ? : 1。 (0x) 1 : 1 : 1。 (0x) 0 : 0 : 0。 (x1) 0 : 0 : 0。 (x1) 1 : 1 : 1。 語(yǔ)法詳細(xì)講解 邊沿敏感的時(shí)序邏輯示例： D 觸發(fā)器 // 忽略時(shí)鐘的下降沿 (?0) ? : ? : 。 (1x) ? : ? : 。 // 忽略時(shí)鐘穩(wěn)定時(shí)的數(shù)據(jù)改變 endtable endprimitive ? 在大多數(shù)情況下，可以在任何表入口語(yǔ)句中規(guī)定一個(gè)輸入過(guò)渡。 ? 如果規(guī)定了任何輸入過(guò)渡，則必須規(guī)定所有輸入的所有過(guò)渡。 語(yǔ)法詳細(xì)講解 邊沿敏感的時(shí)序邏輯示例： D 觸發(fā)器 建模類型概述 在任何時(shí)候，如果輸出直接由當(dāng)前的輸入組合決定，則此邏輯為組合邏輯。 如果邏輯中具有記憶功能，則此邏輯為時(shí)序邏輯。在任何給定的時(shí)刻，如果輸出不能由輸入的狀態(tài)確定，則此邏輯具有記憶功能。 語(yǔ)法詳細(xì)講解 第十九部分 Verilog綜合建模類型 綜合工具一般不支持下面的 Verilog 結(jié)構(gòu)： initial 一些循環(huán)語(yǔ)句： repeat forever while for 的非結(jié)構(gòu)用法 一些數(shù)據(jù)類型 event real time 語(yǔ)法詳細(xì)講解 不受支持的 Verilog 結(jié)構(gòu) UDPs fork…join 塊 wait 過(guò)程連續(xù)賦值語(yǔ)句 assign 和 deassign force 和 release 一些操作符 = = = ！ = = 語(yǔ)法詳細(xì)講解 不受支持的 Verilog 結(jié)構(gòu) ? 兩個(gè)邊沿的任一個(gè) 過(guò)程塊到達(dá)所有輸入信號(hào)的任一個(gè)邊沿產(chǎn)生組合邏輯。此塊稱為組合塊。 always @(a or b) // 實(shí)現(xiàn)與門 y=aamp。b。 ? 單個(gè)邊沿 過(guò)程塊到達(dá)控制信號(hào)的單個(gè)邊沿（下降沿或上升沿）產(chǎn)生同步邏輯。此塊稱為同步塊。 always @(posedge clk) //實(shí)現(xiàn) D 觸發(fā)器 q=d。 語(yǔ)法詳細(xì)講解 過(guò)程塊 同步塊也可能對(duì)異步復(fù)位信號(hào)的改變敏感。 always @(posedge clk or negedge rst_) if(!rst_) q=0。 else q=d。 語(yǔ)法詳細(xì)講解 過(guò)程塊 當(dāng)在同步塊中使用 reg 類型的信號(hào)變量時(shí)： ? 如果此信號(hào)變量在一個(gè)時(shí)鐘周期中被附值，而在另一個(gè)時(shí)鐘周期中創(chuàng)建了其實(shí)例，則此信號(hào)變量?jī)H作為硬件寄存器使用。 ? 如果此信號(hào)變量也是基本輸出，則其將顯示在綜合列表中，但不一定是硬件寄存器。 ? 否則，信號(hào)可以被優(yōu)化掉。 當(dāng)在組合塊中使用 reg 類型的信號(hào)變量時(shí)： ? 如果當(dāng)塊的任何輸入的值改變時(shí)，此信號(hào)變量的值也隨之改變，則此信號(hào)變量在綜合輸出中并不屬于硬件寄存器。 ? 如果當(dāng)塊的任何輸入的值改變時(shí)，此信號(hào)變量的值并一定改變，則此信號(hào)變量在綜合輸出中屬于鎖存器。 語(yǔ)法詳細(xì)講解 過(guò)程塊中寄存器類型的信號(hào)變量 同步寄存器示例 在下面的例子中， rega 僅用作臨時(shí)存儲(chǔ)器，因此它被優(yōu)化掉。 module ex1reg(d, clk, q)。 input d, clk。 output q。 reg q, rega。 always @(posedge clk) begin rega=0。 if(d) rega=1。 q=rega。 end endmodule 語(yǔ)法詳細(xì)講解 寄存器 在下面的例子中，兩個(gè)時(shí)鐘沿包含兩個(gè)存儲(chǔ)元素，因此 rega 未被優(yōu)化掉。 module ex2reg(d, clk, q)。 input d, clk。 output q。 reg q, rega。 always @(posedge clk) begin rega=0。 if(d) rega=1。 end 語(yǔ)法詳細(xì)講解 寄存器 always @(posedge clk) q=rega。 endmodule 注：在后面的例子中，塊執(zhí)行的順序是不確定的，因此 q 可以獲得 在前一個(gè)周期中賦給 rega 的值。 語(yǔ)法詳細(xì)講解 寄存器 組合寄存器示例 在下面的兩個(gè)例子中， rega 是一個(gè)臨時(shí)變量且被優(yōu)化掉。 在下面的例子中， y和 rega 不斷被賦新值；因此，下例是一個(gè)純的組合邏輯。 module ex3reg(y, a, b, c)。 input a, b, c。 output y。 reg y, rega。 always @(a or b or c) begin 語(yǔ)法詳細(xì)講解 寄存器 if(aamp。b) rega=c。 else rega=0。 y=rega。 end endmodule 在下面的例子中， rega 只是有時(shí)被賦新值；因此此例是一個(gè)以 y 作為輸出的鎖存器。 語(yǔ)法詳細(xì)講解 寄存器 moudule ex4reg(y, a, b, c)。 input a, b, c。 output y。 reg y, rega。 always @(a or b or c) begin if(aamp。b) rega=c。 y=rega。 end endmodule 語(yǔ)法詳細(xì)講解 寄存器 在下面的例子中， a、 b 和 sl 均是塊的輸入。 ? 在兩個(gè)例子中， sl 均為 always 塊的條件。