eda課程設(shè)計word版(編輯修改稿)
2025-07-13 14:19 本頁面
【文章內(nèi)容簡介】 檢測線路，當線路產(chǎn)生下降沿時，即認為線路有數(shù)據(jù)傳輸，啟動接收數(shù)據(jù)進程進行接收，按從低位到高位接收數(shù)據(jù)。 用 Quartus II 軟件建立工程機頂層文件，編譯輸入各個參數(shù)數(shù)據(jù)，并進行波形仿真。 如圖 6所示。 7 圖 6 接收模塊仿真圖 對圖分析看出， UART 接收模塊接收到的數(shù)據(jù)與 UART 發(fā)送模塊發(fā)送的數(shù)據(jù)相一至，每接收到一個數(shù)據(jù)都有一個讀取數(shù)據(jù)指示 rdisg， UART接收模塊得到正確驗證。 數(shù)碼顯示模塊 本課題中設(shè)計的所有模塊均采用 VHDL硬件描述語言進行描述，在 Altera 公司的 MAXPLUS II 開發(fā)環(huán)境下進行程序的編譯、邏輯綜合和仿真以及管腳分配，在 MarsEP1C3S Altera Cyclone FPGA開發(fā)板 (增強版 )上進行驗證。 將開發(fā)板接上電源，輸入端跟電腦主機接口相連。在電腦上打開串口調(diào)試軟件，將串口改成 COM1，會顯示串口成功打開，點一下圖上的 LED 燈，這時會有一個串行數(shù)據(jù)從電腦接口發(fā)出，發(fā)送到開發(fā)板上，經(jīng)過開發(fā)板上的芯片處理，我們會發(fā)現(xiàn)與電腦圖上相同位置的開發(fā)板上的 LED 燈會亮。一切與預(yù)期結(jié)果一樣，測試成功 。 測試圖如圖 7所示。 圖 7 測試結(jié)果圖 8 第四章 總結(jié) 本文設(shè)計的模塊工作在應(yīng)用比較普遍的方式 ,實現(xiàn)全雙工的通信。還可以通過設(shè)置波特率發(fā)生器的寄存器設(shè)置工作的波特率 ,以適應(yīng)各種不同的場合。本文介紹了用軟件方式構(gòu)建 UART 的一種方法 ,本設(shè)計完全采用 VerilogHDL 語言進行描述。實現(xiàn)了 UART 設(shè)置的系統(tǒng)時鐘輸入，復(fù)位輸入 ,數(shù)據(jù)接收，數(shù)據(jù)發(fā)送，波特率發(fā)生器 。 這次 EDA 課程設(shè)計歷時一個多星期，在這段日子里，可以說是苦多于甜，但是可以學的到很多很多的東西，同時不僅可以鞏固以前所學過的知識，而且學到了很多在書本上所沒有學到過的知識。通 過這次設(shè)計，進一步加深了對 EDA 的了解，讓我對它有了更加濃厚的興趣。知識是無窮無盡的，知識的獲取需要一顆上進的心，老師將我們領(lǐng)進了門，下面的路就應(yīng)該我們自己出去去走，即使充滿荊棘，也要努力奮斗向前沖。 總的來說，這次設(shè)計的結(jié)果還是比較成功的，在設(shè)計中遇到了很多問題，最后在華老師的辛勤的指導(dǎo)下，終于游逆而解，有點小小的成就感，終于覺得平時所學的知識有了實用的價值，達到了理論與實際相結(jié)合的目的，不僅學到了不少知識，而且鍛煉了自己的能力，使自己對以后的路有了更加清楚的認識，同時，對未來有了更多的信心。 9 參考文獻 [1]鄭亞民 ,董曉舟 .VHDL 與 VerilogHDL 比較學習及建模指導(dǎo) .北京：國防工業(yè)出版社， [2]夏宇聞 ， Verilog數(shù)字系統(tǒng)設(shè)計教程（第 2 版） [M] ，北京航空航天大學出版社， 2021 [3]基聶濤，許世宏 《現(xiàn)代電子技術(shù)》 2021年第二期總第 217期 [4]程耀林 .FPGA的系統(tǒng)設(shè)計方法解析 [J].現(xiàn)代電子技術(shù) ,2021 [5]吳繼華，王誠 .設(shè)計與驗證 Verilog HDL[M].北京：人民郵電出版社， 2021 10 附錄 分頻器程序： module clkdiv(clk, clkout)。 input clk。 //系統(tǒng)時鐘 output clkout。 //采樣時鐘輸出 reg clkout。 reg [15:0] t。 always @(posedge clk) //分頻進程 begin if(t == 1639。d12) begin clkout = 139。b1。 t = t + 1639。d1。 end else if(t == 1639。d26) begin clkout = 139。b0。 t = 1639。d0。 end else begin t = t + 1639。d1。 end end endmodule 發(fā)送模塊程序： module uarttx(clk, datain, wrsig, idle, tx)。 input clk。 //UART 時鐘 input [7:0] datain。 //需要發(fā)送的數(shù)據(jù) input wrsig。 //發(fā)送命令，上升沿有效 output idle。 //線路狀態(tài)指示，高為線路忙，低為線路空閑 output tx。 //發(fā)送數(shù)據(jù)信號 reg idle, tx。 reg send。 reg wrsigbuf, wrsigrise。 reg presult。 reg[7:0] t。 //計數(shù)器 parameter paritymode = 139。b0。 //檢測發(fā)送命令是否有效 always @(posedge clk) begin wrsigbuf = wrsig。 11 wrsigrise = (~wrsigbuf) amp。 wrsig。 end always @(posedge clk) begin if (wrsigrise amp。amp。 (~idle)) //當發(fā)送命令有效且線路為空閑時，啟動新的數(shù)據(jù)發(fā)送進程 begin send = 139。b1。 end else if(t == 839。d176) //一幀資料發(fā)送結(jié)束 begin send = 139。b0。 end end always @(posedge cl
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