eda實(shí)現(xiàn)多功能數(shù)字鐘課程設(shè)計(jì)(編輯修改稿)
2024-07-11 10:09 本頁面
【文章內(nèi)容簡(jiǎn)介】 終結(jié)論 特點(diǎn)： 將我們所學(xué)的知識(shí)來運(yùn)用實(shí)現(xiàn) 具有以二十四小時(shí)計(jì)時(shí)、顯示、整點(diǎn)報(bào)時(shí)、時(shí)間設(shè)置和時(shí)段控制的功能。 實(shí)用性： 數(shù)字電子鐘在我們平常生活中很常用，應(yīng)用比較廣泛，而經(jīng)過我所設(shè)計(jì)的這款數(shù)字鐘設(shè)計(jì)過程也比較簡(jiǎn)單，通過編程就能達(dá)到相應(yīng)的功能。 心得體會(huì)： 縱使有很多問題，但最終都被解決了，雖然有的問題是和同學(xué)討論解決的，有些東西是請(qǐng)教老師的但還是很高興的。在這些錯(cuò)誤中也透露了自己對(duì)現(xiàn)有數(shù)電知識(shí)掌握的不牢固，對(duì)很多概念仍處于朦朧狀態(tài)。以及對(duì)軟件的使用不是很熟悉。因此這些是我以后還需要 加強(qiáng)學(xué)習(xí)的地方。 十 、結(jié)束語 通過這次 VHDL 課程設(shè)計(jì)，我學(xué)到了很多，對(duì)于原本掌握的不好的數(shù)字邏輯相關(guān)知識(shí)，在課程設(shè)計(jì)具體實(shí)踐中有了很深刻的認(rèn)識(shí)，在對(duì)于 QuartusП 的操作上也有很大的提高，增加了操作的熟練程度，現(xiàn)在我已經(jīng)有信心做任何的設(shè)計(jì)課題。 在學(xué)到新知識(shí)的同時(shí)，我也認(rèn)識(shí)到了 VHDL 設(shè)計(jì)的困難性。同時(shí)我也覺得將所學(xué)的知識(shí)融會(huì)貫通的運(yùn)用到實(shí)際操作中還是需要一些更多的鍛煉。 最后，感謝老師們幫我處理一些解決不了的問題，還要感謝在我思維陷入困境時(shí)給予我指點(diǎn)，讓我獲得靈感的同學(xué)們以及來幫助我解決問 題的同學(xué)，謝謝大家！ EDA 實(shí)現(xiàn)多功能數(shù)字鐘 十一 、附錄 分頻模塊程序 module div_zh(f,_500HzOut,_1KHzOut, ncR,CLOCK_50,s)。 input ncR,CLOCK_50,s。 output _500HzOut,_1KHzOut,f。 wire _1HzOut,_5HzOut。 assign f=s?_5HzOut:_1HzOut。 divn (.WIDTH(26),.N(50000000)) u0(.clk(CLOCK_50), .rst_n(ncR), .o_clk(_1HzOut) )。 divn (.WIDTH(17),.N(100000)) u1(.clk(CLOCK_50), .rst_n(ncR), .o_clk(_500HzOut) )。 divn (.WIDTH(16),.N(50000)) u2(.clk(CLOCK_50), .rst_n(ncR), .o_clk(_1KHzOut) )。 divn (.WIDTH(24),.N(10000000)) u3(.clk(CLOCK_50), .rst_n(ncR), .o_clk(_5HzOut) )。 endmodule module divn(o_clk,clk,rst_n)。 input clk,rst_n。 output o_clk。 parameter WIDTH=3。 parameter N=6。 reg [WIDTH1:0] t_p。 reg [WIDTH1:0] t_n。 reg clk_p。 reg clk_n。 assign o_clk=(N==1)? clk:(N[0]?(clk_p|clk_n):clk_p)。 always @(posedge clk or negedge rst_n) begin if(!rst_n) EDA 實(shí)現(xiàn)多功能數(shù)字鐘 t_p=0。 else if(t_p==N1) t_p=0。 else t_p=t_p+1。 end always @(posedge clk or negedge rst_n) begin if(!rst_n) clk_p=0。 else if(t_p(N1)) clk_p=1。 else clk_p=0。 end always @(negedge clk or negedge rst_n) begin if(!rst_n) t_n=0。 else if(t_n==N1) t_n=0。 else t_n=t_n+1。 end always @(negedge clk or negedge rst_n) begin if(!rst_n) clk_n=0。 else if(t_n(N1)) clk_n=1。 else clk_n=0。 end endmodule 譯碼模塊程序 module decode4_7 ( input [3:0] indec_0,indec_1,indec_2,indec_3,indec_4,indec_5,indec_6,indec_7, output reg [6:0] dout_0,dout_1,dout_2,dout_3,dout_4,dout_5,dout_6,dout_7 )。 EDA 實(shí)現(xiàn)多功能數(shù)字鐘 always@(indec_0 or indec_1 or indec_2 or indec_3 or indec_4 or indec_5 or indec_6 or indec_7 ) begin case(indec_0) 439。h1: dout_0 = 739。b111_1001。 // 0 439。h2: dout_0 = 739。b010_0100。 // | | 439。h3: dout_0 = 739。b011_0000。 // 5 1 439。h4: dout_0 = 739。b001_1001。 // | | 439。h5: dout_0 = 739。b001_0010。 // 6 439。h6: dout_0 = 739。b000_0010。 // | | 439
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