【文章內(nèi)容簡(jiǎn)介】 時(shí) ,輸出為 F3, 下一 狀態(tài)為 S4 WHEN S4= FLOWER=F4。 CURRENT_STATE=S5。 //當(dāng)前狀態(tài)是 S4 時(shí) ,輸出為 F4, 下一狀態(tài)為 S5 WHEN S5= FLOWER=F5。 CURRENT_STATE=S6。 //當(dāng)前狀態(tài)是 S5 時(shí) ,輸出為 F5, 下一狀態(tài)為 S6 WHEN S6= FLOWER=F6。 CURRENT_STATE=S1。 //當(dāng)前狀態(tài)是 S6 時(shí) ,輸出為 F6, 下一狀態(tài)為 S1 END CASE。 END IF。 END PROCESS。 LED=FLOWER。 END ARCHITECTURE ART。 //結(jié)構(gòu)體結(jié)束 （ 3） 十六路彩燈控制器系統(tǒng) CDKZQ 十六路彩燈控制器系統(tǒng) CDKZQ 設(shè)計(jì)思路如下圖 所示： 圖 整個(gè)電路系統(tǒng) CDKZQ 圖 其中 CHOSE—KEY 是彩燈節(jié)奏快慢選擇開關(guān)，用于選擇彩燈節(jié)奏的快慢。CLK—IN 是控制彩燈節(jié)奏快慢的基準(zhǔn)時(shí)鐘信號(hào)，任意頻率的脈沖，作為時(shí)鐘信號(hào)使用。CLR 是系統(tǒng)清零信號(hào)，高電平有效，用于恢復(fù)系統(tǒng)的原始狀態(tài)。 LED[15..0]是彩燈輸出信號(hào)，高電平有效。 整個(gè)電路系統(tǒng) CDKZQ 的 VHDL 程序主要代碼如下： ARCHITECTURE ART OF CDKZQ IS //結(jié)構(gòu)體的開始 COMPONENT SXKZ IS PORT(CHOSE_KEY:IN STD_LOGIC。 15 CLK_IN:IN STD_LOGIC。 CLR:IN STD_LOGIC。 CLK:OUT STD_LOGIC)。 END COMPONENT SXKZ。 //SXKZ 組件 COMPONENT XSKZ IS PORT(CLK:IN STD_LOGIC。 CLR:IN STD_LOGIC。 LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。 END COMPONENT XSKZ。 //XSKZ 組件 SIGNAL S1:STD_LOGIC。 //信號(hào) S1為 SXKZ的輸出信號(hào)同時(shí)為 XSKZ的輸入信號(hào) BEGIN U1:SXKZ PORT MAP(CHOSE_KEY,CLK_IN,CLR,S1)。 U2:XSKZ PORT MAP(S1,CLR,LED)。 END ARCHITECTURE ART。 //結(jié)構(gòu)體的結(jié)束 16 4 十六路彩燈控制器的仿真 時(shí)序控制電路 SXKZ 仿真 將程序使用 Max Plus II 進(jìn)行運(yùn)行并仿真，得到時(shí)序控制電路 SXKZ 仿真圖像如 所示： 圖 4. 1 時(shí)序控制電路 SXKZ 仿真圖 圖 中， CHOSE—KEY 是彩燈節(jié)奏快慢選擇開關(guān)，用于選擇彩燈節(jié)奏的快慢。CLK—IN 是控制彩燈節(jié)奏快慢的基準(zhǔn)時(shí)鐘信號(hào)，任意頻率的脈沖，作為時(shí)鐘信號(hào)使用。CLR 是系統(tǒng)清零信號(hào)，高電平有效，用于恢復(fù)系統(tǒng)的原始狀態(tài)。 CLK 是輸出信號(hào)，高電平有效。 顯示控制電路 XSKZ 仿真 將程序使用 Max Plus II 進(jìn)行運(yùn)行并仿真，得到顯示控制電路 XSKZ 仿真圖像如 所示： 圖 顯示 控制電路 XSKZ 仿真圖 圖 中， CLK 是時(shí)鐘信號(hào)， CLR 是系統(tǒng)清零信號(hào)，高電平有效，用于恢復(fù)系統(tǒng)的 17 原始狀態(tài)。 LED 是十六路彩燈輸出信號(hào)，高電平有效。如輸出是 4924（十六進(jìn)制）即0100100100100100（二進(jìn)制）表示第 4 種花色有效。圖中六種狀態(tài)循環(huán)表明顯示控制電路 XSKZ 模塊運(yùn)行正常。 整個(gè)電路系統(tǒng) CDKZQ 仿真 將程序使用 Max Plus II 進(jìn)行運(yùn)行并仿真，并自行設(shè)置 CLR 的值，當(dāng) CLR 為全 0 時(shí)、CLR 為全 1 時(shí)、 CLR 不為全 0 或全 1 時(shí)，得到整個(gè)電路系統(tǒng) CDKZQ 仿真圖像如 、 所示： 圖 當(dāng) CLR 為全 1 時(shí)整個(gè)電路系統(tǒng) CDKZQ 仿真圖 圖 當(dāng) CLR 為全 0 時(shí)整個(gè)電路系統(tǒng) CDKZQ 仿真圖 18 圖 當(dāng) CLR 不為全 0 或全 1 時(shí)整個(gè)電路系統(tǒng) CDKZQ 仿真圖 在仿真圖中， CHOSE—KEY 是彩燈節(jié)奏快慢選擇開關(guān)，用于選擇彩燈節(jié)奏的快慢。CLK—IN 是控制彩燈節(jié)奏快慢的基準(zhǔn)時(shí)鐘信號(hào)，任意頻率的脈沖，作為時(shí)鐘信號(hào)使用。CLR 是系統(tǒng)清零信號(hào)，高電平有效，用于恢復(fù)系統(tǒng)的原始狀態(tài)。如圖所示，當(dāng) CLR 為全 0 時(shí)， LED[15..0]在六種狀態(tài)內(nèi)循環(huán)；當(dāng) CLR 為全 0 時(shí)， LED[15..0]輸出為 0,處于 S0狀態(tài)；當(dāng) CLR 為 0 時(shí)， LED[15..0]在六種狀態(tài)內(nèi)循環(huán)，后 CLR 為 1 時(shí)， LED[15..0]輸出為 0,處于 S0 狀態(tài)。 LED 是十六路彩燈輸出信號(hào)，高電平有效。如輸出是 1111（十六進(jìn)制）即 0001000100010001（二進(jìn)制）表示第 1 種花色有效。圖中六種狀態(tài)有規(guī)律的進(jìn)行表明該整個(gè)電路系統(tǒng) CDKZQ 模塊運(yùn)行正常。 19 5 小 結(jié) 經(jīng)過(guò)三周的學(xué)習(xí)和工作，我終于完成了基于 VHDL 語(yǔ)言的十六路彩燈控制器的設(shè)計(jì)和實(shí)現(xiàn)及相關(guān)論文。在整整三個(gè)星期的日子里，可以說(shuō)是苦多于甜，不僅可以鞏固以前所學(xué)過(guò)的知識(shí)，而且學(xué)到了很多在書本上所沒(méi)有學(xué)到過(guò)的知識(shí)。 課程設(shè)計(jì)是我們運(yùn)用所學(xué)知識(shí)，動(dòng)手實(shí)踐的一個(gè)很好的機(jī)會(huì)。它既可以幫助我們加深對(duì)所學(xué)知識(shí)的理解，又能提高我們運(yùn)用知識(shí)，聯(lián)系實(shí)際，動(dòng)手實(shí)踐的能力。而且在設(shè)計(jì)過(guò)程中可能用到我們沒(méi)學(xué)過(guò)的知識(shí)，需要我們?nèi)ゲ殚嗁Y料獲取相關(guān)信息，這又提高了我們查找信息和學(xué)習(xí)新知識(shí)的能力。在實(shí) 物的調(diào)試與檢測(cè)過(guò)程中，又會(huì)遇到許多意想不到的問(wèn)題，需要我們?nèi)シ治鲈蚝徒鉀Q問(wèn)題。在設(shè)計(jì)過(guò)程中，我通過(guò)查閱大量有關(guān)資料，與同學(xué)交流經(jīng)驗(yàn)和自學(xué)，并向老師請(qǐng)教等方式，使自己學(xué)到了不少知識(shí)，也經(jīng)歷了不少艱辛，但收獲同樣巨大。通過(guò)這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過(guò)程中遇到問(wèn)題，可以說(shuō)得是困難重重，這畢竟第一次做的，難免會(huì)遇到過(guò)各種各樣的問(wèn)題，同時(shí)在 設(shè)計(jì)的過(guò)程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過(guò)的知識(shí)理解得不夠深刻，掌握得不夠牢固。 20 致 謝 經(jīng)過(guò)兩周的奮戰(zhàn)我的課程設(shè)計(jì)終于完成了。在沒(méi)有做課程設(shè)計(jì)以前覺(jué)得課程設(shè)計(jì)只是對(duì)這半年來(lái)所學(xué)知識(shí)的單純總結(jié)，但是通過(guò)這次做課程設(shè)計(jì)發(fā)現(xiàn)自己的看法有點(diǎn)太片面。課程設(shè)計(jì)不僅是對(duì)前面所學(xué)知識(shí)的一種檢驗(yàn)，而且也是對(duì)自己能力的一種提高。在設(shè)計(jì)中遇到了很多問(wèn)題，最后在老師的辛勤的指導(dǎo)下，終于游逆而解，有點(diǎn)小小的成就感，終于覺(jué)得平時(shí)所學(xué)的知識(shí)有了實(shí)用的價(jià)值，達(dá)到了理論與實(shí)際相結(jié)合的目的，不僅學(xué)到了不少知識(shí)，而 且鍛煉了自己的能力，使自己對(duì)以后的路有了更加清楚的認(rèn)識(shí)。 在這次課程設(shè)計(jì)中也使我們的同學(xué)關(guān)系更進(jìn)一步了，同學(xué)之間互相幫助，有什么不懂的大家在一起商量，聽聽不同的看法對(duì)我們更好的理解知識(shí)，所以在這里非常感謝幫助我的同學(xué)。最后 ,在此要感謝我們的指導(dǎo)老師陳老師和單老師對(duì)我們悉心的指導(dǎo)，感謝老師們給我們的幫助。 21 參考文獻(xiàn) [1]李國(guó)洪，沈明山．可編程邏輯器件 EDA 技術(shù)與實(shí)踐 [M]．北京：機(jī)械工業(yè)出版社， 2021：1015． [2]王傳新．電子技術(shù)基礎(chǔ)實(shí)驗(yàn)－分析、調(diào)試、綜合設(shè)計(jì) [M]．北京：高等教育出版社， 2021：2630． [3]路而紅．電子設(shè)計(jì)自動(dòng)化應(yīng)用技術(shù) [M]．北京：高等教育出版社， 2021： 5060． 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TEMP:=TEMP+39。139。 END IF。 // 當(dāng) CHOSE_KEY=39。039。時(shí)產(chǎn)生基準(zhǔn)時(shí)鐘頻率的 1/8 的時(shí)鐘信號(hào) ELSE IF TEMP=111 THEN TEMP:=000。 CLLK=NOT CLLK 。 ELSE TEMP:=TEMP+39。139。 END IF。 END IF。 END IF。 END PROCESS。 CLK=CLLK。 END ARCHITECTURE ART。 //結(jié)構(gòu)體結(jié)束 23 附錄 2:顯示控制電路的 VHDL 源程序清單 // // 命名 XSKZ VHD 文件 LIBRARY IEEE。 //庫(kù)說(shuō)明語(yǔ)句 USE 。 程序包說(shuō)明語(yǔ)句 ENTITY XSKZ IS PORT(CLK:IN STD_LOGIC。 //輸入信號(hào) CLK CLR:IN STD_LOGIC。 //輸入信號(hào) CLR LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。 //輸出信號(hào) LED[15..0] END ENTITY XSKZ。 //實(shí)體說(shuō)明 ARCHITECTURE ART OF XSKZ IS //結(jié)構(gòu)體的開始 TYPE STATE IS(S0,S1,S2,S3,S4,S5,S6)。