【文章內(nèi)容簡介】 測試文件 : VHDL Testbench for xiyiji 2021 9 25 11 16 3 Created by EditVHDL Copyright (c) 2021 Altium Limited 12 Library IEEE。 Use 。 Use 。 Use 。 entity Testxiyiji is end Testxiyiji。 architecture stimulus of Testxiyiji is file RESULTS: TEXT open WRITE_MODE is 。 procedure WRITE_RESULTS( alarm: std_logic。 clk0: std_logic。 clk1: std_logic。 display_th: std_logic_vector(3 downto 0)。 display_tl: std_logic_vector(3 downto 0)。 dry: std_logic。 dry_th: std_logic_vector(3 downto 0)。 dry_tl: std_logic_vector(3 downto 0)。 im_th: std_logic_vector(3 downto 0)。 im_tl: std_logic_vector(3 downto 0)。 immersion: std_logic。 poweroff: std_logic。 rst: std_logic。 voice: std_logic。 wash_th: std_logic_vector(3 downto 0)。 wash_tl: std_logic_vector(3 downto 0)。 water_in: std_logic。 water_inh: std_logic_vector(3 downto 0)。 water_inl: std_logic_vector(3 downto 0)。 water_out: std_logic。 water_outh: std_logic_vector(3 downto 0)。 water_outl: std_logic_vector(3 downto 0)。 z1: std_logic。 z2: std_logic ) is variable l_out : line。 begin 13 write(l_out, now, right, 15)。 write(l_out, alarm, right, 2)。 write(l_out, clk0, right, 2)。 write(l_out, clk1, right, 2)。 write(l_out, display_th, right, 5)。 write(l_out, display_tl, right, 5)。 write(l_out, dry, right, 2)。 write(l_out, dry_th, right, 5)。 write(l_out, dry_tl, right, 5)。 write(l_out, im_th, right, 5)。 write(l_out, im_tl, right, 5)。 write(l_out, immersion, right, 2)。 write(l_out, poweroff, right, 2)。 write(l_out, rst, right, 2)。 write(l_out, voice, right, 2)。 write(l_out, wash_th, right, 5)。 write(l_out, wash_tl, right, 5)。 write(l_out, water_in, right, 2)。 write(l_out, water_inh, right, 5)。 write(l_out, water_inl, right, 5)。 write(l_out, water_out, right, 2)。 write(l_out, water_outh, right, 5)。 write(l_out, water_outl, right, 5)。 write(l_out, z1, right, 2)。 write(l_out, z2, right, 2)。 writeline(RESULTS, l_out)。 end procedure。 ponent xiyiji port ( alarm: in std_logic。 clk0: in std_logic。 clk1: in std_logic。 display_th: out std_logic_vector(3 downto 0)。 display_tl: out std_logic_vector(3 downto 0)。 dry: out std_logic。 dry_th: in std_logic_vector(3 downto 0)。 dry_tl: in std_logic_vector(3 downto 0)。 im_th: in std_logic_vector(3 downto 0)。 im_tl: in std_logic_vector(3 downto 0)。 immersion: out std_logic。 poweroff: out std_logic。 rst: in std_logic。 voice: out std_logic。 14 wash_th: in std_logic_vector(3 downto 0)。 wash_tl: in std_logic_vector(3 downto 0)。 water_in: out std_logic。 water_inh: in std_logic_vector(3 downto 0)。 water_inl: in std_logic_vector(3 downto 0)。 water_out: out std_logic。 water_outh: in std_logic_vector(3 downto 0)。 water_outl: in std_logic_vector(3 downto 0)。 z1: out std_logic。 z2: out std_logic )。 end ponent。 signal alarm: std_logic。 signal clk0: std_logic。 signal clk1: std_logic。 signal display_th: std_logic_vector(3 downto 0)。 signal display_tl: std_logic_vector(3 downto 0)。 signal dry: std_logic。 signal dry_th: std_logic_vector(3 downto 0)。 signal dry_tl: std_logic_vector(3 downto 0)。 signal im_th: std_logic_vector(3 downto 0)。 signal im_tl: std_logic_vector(3 downto 0)。 signal immersion: std_logic。 signal poweroff: std_logic。 signal rst: std_logic。 signal voice: std_logic。 signal wash_th: std_logic_vector(3 downto 0)。 signal wash_tl: std_logic_vector(3 downto 0)。 signal water_in: std_logic。 signal water_inh: std_logic_vector(3 downto 0)。 signal water_inl: std_logic_vector(3 downto 0)。 signal water_out: std_logic。 signal water_outh: std_logic_vector(3 downto 0)。 signal water_outl: std_logic_vector(3 downto 0)。 signal z1: std_logic。 signal z2: std_logic。 begin DUT:xiyiji port map ( alarm = alarm, clk0 = clk0, clk1 = clk1, display_th = display_th, 15 display_tl = display_tl, dry = dry, dry_th = dry_th, dry_tl = dry_tl, im_th = im_th, im_tl = im_tl, immersion = immersion, poweroff = poweroff, rst = rst, voice = voice, wash_th = wash_th, wash_tl = wash_tl, water_in = water_in, water_inh = water_inh, water_inl = water_inl, water_out = water_out, water_outh = water_outh, water_outl = water_outl, z1 = z1, z2 = z2 )。 STIMULUS0:process begin alarm = 39。039。 dry_th = 1000。 dry_tl= 0000。 im_th = 0000。 im_tl = 0000。 wash_th = 0000。 wash_tl = 0000。 water_inh = 0000。 water_inl = 0000。 water_outh = 0000。 water_outl = 0000。 rst = 39。139。 wait for 10ns。 rst = 39。039。 wait for 1000ns。 alarm = 39。139。 wait。 end process。 process 16 begin clk0 = 39。139。 clk1 = 39。139。 wait for 1ns。