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正文內(nèi)容

基于vhdl數(shù)字是競賽搶答器的設(shè)計與實現(xiàn)說明書(編輯修改稿)

2025-06-12 19:02 本頁面
 

【文章內(nèi)容簡介】 式競賽搶答器的設(shè)計與實現(xiàn) 搶答、計分和報警 10 仿真波形如圖 所示: 圖 48 計分模塊的仿真波形圖 其他模塊的設(shè)計 譯碼模塊的設(shè)計 將搶答過程中鎖存的 BCD碼轉(zhuǎn)換成 7段碼用于 LED的顯示。在程序設(shè)計中, INSTATES 代表七個輸入, QOUT 七個輸出端。 生成的模塊圖如圖 : 圖 49 譯碼模塊的模塊圖 定時模塊的設(shè)計 這個模塊中主要實現(xiàn)搶答過程中的計時功能,在搶答開始后進(jìn)行 N秒的倒計時,并且在 N秒倒計時后無人搶答的情況下顯示超時并輸出信號至 WARN報警,或者只要 N秒內(nèi)有人基于 VHDL 的數(shù)字式競賽搶答器的設(shè)計與實現(xiàn) 搶答、計分和報警 11 搶答,由搶答鑒別模塊輸出的 STOP信號控制停止計時,并顯示優(yōu)先搶答者的搶答時刻,輸出一個信號經(jīng) WARN傳至 “搶答鑒別系統(tǒng) ”,鎖存 不再讓選手搶答。這個模塊的輸入端有時鐘信號 CLK、系統(tǒng)復(fù)位信號 CLEAR和一個 STOP輸入信號 ; 輸出端有秒時間狀態(tài)顯示信號高位 HIGN和低位 LOW, 無人搶答時計時中止警報信號 WARN。 生成的模塊圖如圖 : 圖 410 定時模塊的模塊圖 基于 VHDL 的數(shù)字式競賽搶答器的設(shè)計與實現(xiàn) 搶答、計分和報警 12 動態(tài)顯示模塊的設(shè)計: 即掃描顯示功能。在初始狀態(tài)時,各組計分給出一個固定的值并將它掃描顯示在屏幕上,當(dāng)計分或者要顯示的數(shù)據(jù)發(fā)生變化時,再次掃描并顯示出來。其模塊圖如下所示 : 圖 410 動態(tài)顯示模塊的模塊圖 MUX18 aa0[3..0] aa1[3..0] bb0[3..0] bb1[3..0] yy0[3..0] cc0[3..0] yy1[3..0] cc1[3..0] dd0[3..0] dd1[3..0] CHOOSE[3..0] 基于 VHDL 的數(shù)字式競賽搶答器的設(shè)計與實現(xiàn) 搶答、計分和報警 13 5 總結(jié) 本設(shè)計使用 VHDL 語言,對搶答器的每一個模塊進(jìn)行分析、設(shè)計、編譯,并在 軟件的支持下,對其進(jìn)行仿真。 在本文章主要講述了搶答器的搶答、計分和報警的功能。搶答模塊 包括了主持人的控制、信號鎖存等功能。通過這個模塊,對后續(xù)的定時、顯示模塊提供一個開端,引導(dǎo) 。計分功能,是實現(xiàn)題目中加分減分的功能。報警主要是對提前搶答或者答題超時等違規(guī)狀況提供一個警告信號。在對這三個模塊的設(shè)計中,遇到幾個難題。主要是對 VHDL的語言設(shè)計的遺忘,通過查閱課本以及軟件調(diào)試逐一解決。在對各模塊進(jìn)行編程時,模塊之間的鏈接是很重要的。要注意各模塊之間的連接關(guān)系。 通過這次 畢業(yè) 設(shè)計我發(fā)現(xiàn)自己的不足。首先, 感覺簡單,以為利用學(xué)過的課程做應(yīng)該沒什么問題??紤]不周全,導(dǎo)致系統(tǒng)功能設(shè)定時遇到不少困難。也耽 擱了不少時間。其次,我發(fā)現(xiàn)自己對課本知識不是太熟悉,對開發(fā)工具的利用掌握的也不是很熟練,導(dǎo)致在編程、仿真時遇到不少麻煩。最后,由于大學(xué)期間接觸電腦的機會不是太多,對基本的 Word文檔的掌握不是很熟練,在對論文的格式進(jìn)行修改時花費了不少時間。這次設(shè)計也使我意識到,理論與時間之間的距離有多大。深刻體會到 “紙上得來終覺淺,絕知此事要躬行 ”這句古話的含義了。在以后的學(xué)習(xí)生活中,我會盡量彌補我在這方面的欠缺和不足。由于本人能力有限,設(shè)計還有許多不足之處,還請老師給予指點。 基于 VHDL 的數(shù)字式競賽搶答器的設(shè)計與實現(xiàn) 搶答、計分和報警 14 參考文獻(xiàn) [1]. 李國洪,沈明山主編 .EDA 技術(shù)與實驗 [M].機械工業(yè)出版社, 2021: 211. [2]. 李欣,張海燕主編, VHDL 數(shù)字系統(tǒng)設(shè)計 [M].科學(xué)出版社, 2021: 28—30. [3]. 皺彥,莊嚴(yán),皺寧等編著, EDA 技術(shù)與數(shù)字系統(tǒng)設(shè)計 [M].電子工業(yè)出版社: 69—76. [4]. 劉開緒 .數(shù)字是搶答器的設(shè)計與實現(xiàn) [J].電子工程師 .:6971. [5]. 汪國強 .EDA 技術(shù)與應(yīng)用 [M].電子工業(yè)出版社 .. [6]. 馮祥 .可編程邏輯器件在數(shù)字系統(tǒng)中的應(yīng)用 [J].國外電子元器 .2021(5):5859. [7].高曙光 .可編程邏輯器件原理、開發(fā)與應(yīng)用 [M].西安電子科技 .2021:122125 . [8]. 章忠全 .電子技術(shù)基礎(chǔ)實驗與課程設(shè)計 [M].中國電力出版社 .1999:9599. [9]. 胡丹 .基于 VHDL 智力競賽搶答器的設(shè)計與實現(xiàn) [J].現(xiàn)代機械 .2021(3):5455. [10].劉延文 ,唐慶玉,段玉生 .EDA 技術(shù)是實現(xiàn)電工學(xué)研究性教學(xué)的良好手段 [J].實驗設(shè)計與管理 .2021(8):6568. [11]. 郭勇 .EDA 技術(shù)基礎(chǔ)(第 2 版) [M].機械工業(yè)出版社 .. [12]. 常青,陳輝煌 .可編程專用集成電路及其應(yīng)用與設(shè)計實踐經(jīng)驗 [M].國防工業(yè)出版社 .1998:3845. [13]. Enoch O Logic and Microprocessor Design with VHDL[M]. : 1015. [14]. Sudhakar Yalamanchili .Introductory VHDL :from simulation to synthesis[M].Prentice : 5660. [15]. On a Network Security Model for the Secure Information Flow on Multilevel Secure Network .[J].KiYong : 364369. 基于 VHDL 的數(shù)字式競賽搶答器的設(shè)計與實現(xiàn) 搶答、計分和報警 15 致謝 經(jīng)過幾個月的時間,畢業(yè)設(shè)計已經(jīng)結(jié)束,本設(shè)計師在劉 老師的指導(dǎo)下完成的。我本來是一個散漫的人 ,若不是老師 督促與耐心指導(dǎo)我不可能完成的這么及時。在此首先謝謝劉老師。 在整個設(shè)計過程中,我身邊的同學(xué)特別是我的舍友,他們?yōu)槲姨峁╇娔X、網(wǎng)絡(luò),使我查找資料更加方便。在此還要感謝實驗室的老師們,謝謝你們在我需要的時候為我打開實驗室的門,謝謝你們的信任。我的同組成員也給了我很大的幫助。幫我解決了很多細(xì)節(jié)上的問題,使我能夠更好更順利的完成我的畢業(yè)設(shè)計,謝謝你們。 通過做畢業(yè)設(shè)計我學(xué)到了很多,無論是理論知識還是實際操作,都讓我受益匪淺。這些很大程度上得益于幫助過我的老師和同學(xué),真的非常感謝你們。 最后,我還是要向百 忙之中給我莫大幫助的劉老師表示感謝。還要 感謝的是我親愛的青島工 學(xué)院以及學(xué)院的每一位領(lǐng)導(dǎo)、老師和同學(xué)。謝謝你們! 基于 VHDL 的數(shù)字式競賽搶答器的設(shè)計與實現(xiàn) 搶答、計分和報警 16 附錄 源代碼 搶答鑒別模塊源代碼 LIBRARY IEEE。 USE 。 ENTITY LOCK IS PORT (CLK,CLEAR:IN STD_LOGIC。 WARN : IN STD_LOGIC。 S0,S1,S2,S3 : IN Std_Logic 。 STATES : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) 。 STOP : OUT STD_LOGIC 。 LED : OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END LOCK 。 ARCHITECTURE ONE OF LOCK IS BEGIN PROCESS(CLEAR,CLK,S0,S1,S2,S3 ) BEGIN IF (CLEAR = 39。139。)THEN STATES=0000。LED=0000。STOP=39。039。 ELSIF (CLK 39。EVENT AND CLK=39。139。 )THEN IF ( WARN=39。039。 )THEN IF ( S3 =39。139。 AND S2=39。039。 AND S1=39。039。 AND S0=39。039。 ) THEN STATES = 0100 。 LED=0100 。STOP=39。139。 。 ELSIF ( S2 =39。139。 AND S3=39。039。 AND S1=39。039。 AND S0=39。039。 ) THEN STATES = 0011 。 LED=0011 。STOP=39。139。 。 ELSIF ( S1 =39。139。 AND S3=39。039。 AND S2=39。039。 AND S0=39。039。 ) THEN STATES = 0010 。 LED=0010 。STOP=39。139。 。 ELSIF ( S0 =39。139。 AND S3=39。039。 AND S2=39。039。 AND S1=39。039。 ) THEN STATES = 0001 。 LED=0001 。STOP=39。139。 。 基于 VHDL 的數(shù)字式競賽搶答器的設(shè)計與實現(xiàn) 搶答、計分和報警 17 ELSE STATES=0000 。 LED=0000。 END IF 。 END IF 。 END IF 。 END PROCESS 。 END ARCHITECTURE 。 報警模塊 ( 1) LIBRARY IEEE。 USE 。 ENTITY ALARM IS PORT(CLEAR,WARN: IN STD_LOGIC。 SOUND: OUT STD_LOGIC)。 END ALARM。 ARCHITECTURE FOUR OF ALARM IS BEGIN PROCESS(WARN,CLEAR) BEGIN IF CLEAR=39。139。 THEN SOUND=39。039。 ELSIF WARN=39。139。 THEN SOUND=39。139。 ELSE SOUND=39。039。 END IF。 END PROCESS。 END ARCHITECTURE 。 ( 2) LIBRARY IEEE。 USE 。 ENTITY FOUL IS PORT(CLEAR : IN STD_LOGIC。 基于 VHDL 的數(shù)字式競賽搶答器的設(shè)計與實現(xiàn) 搶答、計分和報警 18 S0,S1,S2,S3: IN STD_LOGIC。 LEDE: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 WARNS: OUT STD_LOGIC)。 END FOUL。 ARCHITECTURE ONE OF FOUL IS BEGIN PROCESS(CLEAR,S0,S1,S2,S3) VARIABLE a : Std_Logic_Vector (3 DOWNTO 0)。 BEGIN a := S3 amp。 S2 amp。 S1 amp。 S0 。 IF CLEAR=39。139。 THEN CASE a IS WHEN 1000 =LEDE =0100。 WARNS=39。139。 WHEN 0100 =LEDE =0011。 WARNS=39。139。 WHEN 0010 =LEDE =0010。 WARNS=39。139。 WHEN 0001 =LEDE =0001。 WARNS=39。139。 WHEN OTHERS =LEDE =0000。 WARNS=39。139。 END CASE 。 ELSE LEDE=0000。WARNS=39。039。 END IF。 END PROCESS。 END ONE。 計分模塊 LIBRARY IEEE。 USE 。 USE 。 ENTITY SCORE IS PORT(CLK,SUB,ADD,CLR:IN STD_
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