高穩(wěn)定度鎖相環(huán)設(shè)計(jì)探討論文5篇范文(編輯修改稿)
2025-06-02 02:37 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 四、結(jié)束語(yǔ) 本文所設(shè)計(jì)的高穩(wěn)定度和相位噪聲的鎖相環(huán)設(shè)計(jì)，適用于對(duì)頻率源指標(biāo)要求較高，鎖定時(shí)間要求較低的場(chǎng)合，而且相對(duì)于單個(gè)高穩(wěn)定度和相 位噪聲的頻率源來(lái)說(shuō)成本較低。由于本人水平有限以及研究場(chǎng)合等因素制約，難免會(huì)存在一些瑕疵，仍需近深入研究，來(lái)實(shí)現(xiàn)進(jìn)一步的完善和提高。 參考文獻(xiàn) [1]姜艷波，等編著 .穩(wěn)態(tài)電路與鎖相環(huán)電路實(shí)例 —— CMOS 數(shù)字集成電路應(yīng)用百例 [M].化學(xué)工業(yè)出版社， 2021— 05. [2]黃智偉 .鎖相環(huán)與頻率合成器電路設(shè)計(jì) [M].西安電子科技大學(xué)出版社， 2021— 10. [3]， PhaselockTechniques， 2nded.， Wiley， NewYork，1979. 第三篇：數(shù)字鎖相環(huán)的 FPGA設(shè)計(jì)與實(shí)現(xiàn) 課設(shè) 利用 MAXPLUSII 軟件工具，設(shè)計(jì)一個(gè)全數(shù)字鎖相環(huán)路，通過(guò)它從。本地源時(shí)鐘為 。 要求實(shí)現(xiàn)的功能： a 當(dāng)遠(yuǎn)端信號(hào)（方波）的占空比分別為 1: 1: 1:5和 1:7時(shí)，從其中提取同步信號(hào)。 b 先將遠(yuǎn)端信號(hào)（方波）轉(zhuǎn)變成偽隨機(jī)序列，然后從中提取同步信號(hào)。完成仿真過(guò)程，給出測(cè)試結(jié)果，要求得到同步帶寬、捕捉帶寬和最大同步時(shí)間。 數(shù)字鎖相環(huán)基本原理 一個(gè)典型的鎖相環(huán)（ PLL）系統(tǒng)，是由鑒相器（ PD），壓控蕩器（ VCO）和低通濾波器（ LPF）三個(gè)基本電路組成，如圖 1所示。 圖 1PLL模塊圖 傳統(tǒng)的鎖相環(huán)是模擬電路，它利用環(huán)路中誤差信號(hào)去連續(xù)地調(diào)整位同步信號(hào)的相位。全數(shù)字鎖相環(huán)路完全用數(shù)字電路構(gòu)成，采用高穩(wěn)定度的振蕩器（信號(hào)鐘），從鑒相器所獲得的與同步誤差成比例的誤差信號(hào)不是直接用于調(diào)整振蕩器，而是通過(guò)一個(gè)控制器在信號(hào)鐘輸出的脈沖序列中附加或扣除一個(gè)或幾個(gè)脈沖，這樣同樣可以調(diào)整加到鑒相器上的位同步 脈沖序列的相位，達(dá)到同步的目的。 全數(shù)字鎖相環(huán)（ ADPLL）由數(shù)字鑒相器（ DP）、數(shù)字濾波器（ DF）與數(shù)字壓控振蕩器 (DCO)三個(gè)數(shù)字電路部件組成，如圖 2所示。 圖 2ADPLL模塊圖 數(shù)字鎖相環(huán)原理框圖 本設(shè)計(jì)中的數(shù)字鎖相環(huán)由信號(hào)鐘、控制器、分頻器、相位比較器組成。其原理框圖如圖 3所示。 圖 3 數(shù)字鎖相環(huán)原理框圖 信號(hào)鐘包括一個(gè)高穩(wěn)定度的晶體振蕩器和整形電路。若接收碼元的速率為 F=1/T，那么振蕩器頻率設(shè)定在 nF，經(jīng)整形電路之后，輸出周期性脈沖序列，其周期 T0=1/(nF)=T/n。本設(shè)計(jì)中時(shí)鐘為 。 控制器包括圖中的扣除門（常開(kāi)）、附加門（常閉）和“或門”，它根據(jù)相位比較器輸出的控制脈沖（“超前脈沖”或“滯后脈沖”）對(duì)信號(hào)鐘輸出的序列實(shí)施扣除（或添加）脈沖。分頻器是一個(gè)計(jì)數(shù)器，每當(dāng)控制器輸出 n 個(gè)脈沖時(shí)，它就輸出一個(gè)脈沖。控制器與分頻器的共同作用的結(jié)果就調(diào)整了加至相位比較器的位同步信號(hào)的相位。這種相位前、后移的調(diào)整量取決于信號(hào)鐘的周期，每次的時(shí)間階躍量為 T0，相應(yīng)的相位最小調(diào)整量為Δ =2π T0/T=2π /n。 相位比較器將接 收脈沖序列與位同步信號(hào)進(jìn)行相位比較，以判別位同步信號(hào)究竟是超前還是滯后，若超前就輸出超前脈沖，若滯后就輸出滯后脈沖。 根據(jù)圖 3（數(shù)字鎖相環(huán)原理框圖），利用 MAXPLUSII 中的硬件仿真功能，實(shí)現(xiàn)數(shù)字鎖相環(huán)。下面將給出信號(hào)鐘、分頻器和相位比較器的硬件實(shí)現(xiàn)圖。 信號(hào)鐘包含一個(gè)晶振和整形電路，晶振產(chǎn)生的方波信號(hào)經(jīng)過(guò)整形電路后變成脈沖信號(hào)。為了和控制器相配合，需要兩路脈沖信號(hào)。整形電路由 D 觸發(fā)器和邏輯與、或、非門組成。 D觸發(fā)器起到延時(shí)的作用，然后通過(guò)邏輯或門和與門產(chǎn) 生脈沖波。電路如圖 4所示。 圖 4 整形電路（ rc） 分頻器是一個(gè)計(jì)數(shù)器，由 3片 74LS161 來(lái)實(shí)現(xiàn)。電路如圖 5 所示。 圖 5 分頻器（ fd） 相位比較器主要由微分脈沖電路和邏輯與、非門組成。微分脈沖形成電路由 D 觸發(fā)器和邏輯異或、與門組成。 D 觸發(fā)器起延時(shí)的作用。微分脈沖形成電路如圖 6所示。 圖 6 微分脈沖形成電路（ dp） 數(shù)字鎖相環(huán)的硬件實(shí)現(xiàn)電路如圖 7 所示。圖中藍(lán)色字樣所在框圖由上至下分別為微分脈沖形成電路（ dp）、整形電路（ rc）和分頻器（ fd），具體結(jié)構(gòu)如圖 圖 4 和圖 5所示。 圖 7 數(shù)字鎖相環(huán)電路 由于在 MAXPLUSII中沒(méi)有占空比為 1: 1:5 和 1:7 的方形波，所以要利用可用的元器件來(lái)生成滿足要求的信號(hào)。可以通過(guò)把方波分別通過(guò)模 模 6 和模 8 計(jì)數(shù)器來(lái)達(dá)到這一目的。在本設(shè)計(jì)中，利用 74LS161來(lái)實(shí)現(xiàn)這些計(jì)數(shù)器。模 模 模 8 計(jì)數(shù)器分別如圖 圖 圖 10所示。 圖 8 模 4計(jì)數(shù)器（ 1_3） 圖 9 模 6計(jì)數(shù)器（ 1_5） 圖 10 模 8計(jì)數(shù)器（ 1_7） 方波通過(guò)這些計(jì)數(shù)器后就能形成占空比滿足要求的信號(hào)，然后再將信號(hào)送入圖 7 所示的數(shù)字鎖相環(huán)電路中，便可以提取出同步信號(hào)。 在本設(shè)計(jì)中，將方波轉(zhuǎn)變成偽隨機(jī)序列用到 74LS194 和邏輯異或門、與非門。 7 位偽隨機(jī)序列發(fā)生器電路如圖 11 所示。將產(chǎn)生的偽隨機(jī)序列送入圖 7 所示的數(shù)字鎖相環(huán)電路中，便可以提取出同步信號(hào)。 圖 117位偽隨機(jī)序列發(fā)生器 接收信號(hào)的占空比為 1:1 條件設(shè)置為： EndTime=10ms， GridSize= 位同步信號(hào)超前于接收脈沖序列的情況如圖 12 所示，藍(lán)色線條處放大后如圖 13所示。經(jīng)過(guò)一段時(shí)間后鎖相成功，達(dá)到同步狀態(tài)，如圖
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