【文章內(nèi)容簡介】 ，表示秒的跑到了最左邊呈現(xiàn)的是 ssmmhh，與預(yù)期的結(jié)果正好相反。經(jīng)過自己的思考加上同學(xué)的指點(diǎn)發(fā)現(xiàn)是程序中七段碼管掃描讀取數(shù)值那段程序的順序出現(xiàn)了問題，修改了之后就能像預(yù)期那樣實(shí)現(xiàn)時分 秒了。 五、實(shí)驗(yàn)心得 本次實(shí)驗(yàn)做的是秒表，主要使我知道了七段碼管顯示的代碼表示，讓我重新復(fù)習(xí)了數(shù)電所學(xué)過的七段碼管的每一個數(shù)碼管對應(yīng)的數(shù)字位。本次實(shí)驗(yàn)讓我對分頻有了很好的了解，對 VHDL 編寫有了一些自己的認(rèn)識，也從中學(xué)習(xí)了不少編寫 VHDL 程序的小技巧，尤其是對七段碼管顯示部分有了深入的理解。 實(shí)驗(yàn)三 姓 名 : 學(xué) 號 : 班級 : 指導(dǎo)老師 : 日 期 : 一、實(shí)驗(yàn)?zāi)康? 的原理 二、實(shí)驗(yàn)內(nèi)容： 本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)一個正負(fù)脈寬數(shù)控調(diào)制信號發(fā)生器。要求能夠輸出正負(fù)脈寬數(shù)控的脈沖波，正脈沖調(diào)制的脈沖波和負(fù)脈沖調(diào)制的脈沖波。試驗(yàn)中的時鐘信號選擇模塊的 1MHz 信號。用撥檔開關(guān) K1~K8作為正脈沖脈寬的輸入，用 S1~S8 作為負(fù)脈沖脈寬的輸入，可在QuartusII中查看仿真圖，或查看時序仿真圖。 三、管腳綁定 CLK~28， POUT~98 A0~58， A1~57， A2~56， A3~55， A4~54， A5~53， A6~50， A7~49 B0~66， B1~65， B2~64， B3~63， B4~62， B5~61， B6~60， B7~59 四、實(shí)驗(yàn)中遇到的問題及解決方法 本次實(shí)驗(yàn)沒有用到試驗(yàn)箱，而是直接在 Quartus 上查看時序仿真圖來實(shí)現(xiàn)的，遇到了一些新的沒有用過的功能。在使用過程中經(jīng)常出錯，在保存時序仿真是沒有注意到后綴為 .vwf，實(shí)驗(yàn)中漏洞百出，經(jīng)過細(xì)心的同 學(xué)幫我檢查才得以成功。 五、實(shí)驗(yàn)心得 本次實(shí)驗(yàn)是正負(fù)脈寬數(shù)控調(diào)制信號發(fā)生器，使用的是直接在Quartus 上進(jìn)行時序仿真，這次實(shí)驗(yàn)使我學(xué)會了查看時序仿真圖，知道了如何將輸入由二進(jìn)制改為其他進(jìn)制如十進(jìn)制。對 Quartus 這個軟件有了更深刻的認(rèn)識。 實(shí)驗(yàn)四 姓 名 : 學(xué) 號 : 班級 : 指導(dǎo)老師 : 日 期 : 一、實(shí)驗(yàn)?zāi)康? 2．體會 FGPA在數(shù)字系統(tǒng)設(shè)計(jì)方面的靈活性 握 VHDL在測量模塊方面的技巧 二、實(shí)驗(yàn)內(nèi)容 本實(shí)驗(yàn)要完成的任務(wù)就是設(shè)計(jì)一個頻率計(jì)，系統(tǒng)時鐘選擇試驗(yàn)箱時鐘模塊的 1KHz 時鐘，閘門時間為 1s，在閘門為高電平期間，對輸入的頻率計(jì)進(jìn)行計(jì)數(shù)，當(dāng)閘門變低的時候，記錄當(dāng)前的頻率值，并將頻率計(jì)數(shù)器清零，頻率的顯示每過兩秒刷新一次。頻率計(jì)的輸入從實(shí)驗(yàn)箱的觀察模塊的探針輸入。 三、管腳綁定 CLK~28， FIN~152 A~21， B~23， C~24， D~37， E~38， F~39， G~41， DP~42， SEL0~43， SEL1~44， SEL2~45 四、實(shí)驗(yàn)中遇到的問題及解決方法 頻率計(jì)的輸入模塊從實(shí)驗(yàn)箱的觀察模塊的探針輸入，由于不知道這一點(diǎn)，在連接完管腳下載好程序以后，試驗(yàn)箱上的七段碼管并沒有顯示示數(shù)，以為是程序和管腳的問題，最后才知道要通過一條導(dǎo)線將輸入煉連入電路中。 五、實(shí)驗(yàn)心得 本次實(shí)驗(yàn)做的是頻率計(jì)的設(shè)計(jì)，首先通過這次實(shí)驗(yàn)讓我了解了頻率計(jì)的工作原理，復(fù)習(xí)了之前用到過的對系統(tǒng)時鐘進(jìn)行分頻，這次的實(shí)驗(yàn)與之前相比難度較小，從程序到管腳綁定都相對比較容易，操作性強(qiáng)， 讓我體會到了 FPGA在數(shù)字系統(tǒng)設(shè)計(jì)方面的靈活性。 實(shí)驗(yàn)五 姓 名 : 學(xué) 號 : 班級 : 指導(dǎo)老師 : 日 期 : 一、實(shí)驗(yàn)?zāi)康? VHDL語言編程，了解實(shí)際設(shè)計(jì)中的優(yōu)化方案 二、實(shí)驗(yàn)內(nèi)容： 本實(shí)驗(yàn)要完成任務(wù)就是設(shè)計(jì)一個簡單的交通燈控制器，交通燈顯示用實(shí)驗(yàn)箱的交通燈模塊和七段碼管中的任意兩個來顯示。系統(tǒng)時鐘選擇時鐘模塊的 1KHz 時鐘， 黃燈閃爍要求為 2Hz,七段碼管的時間顯示為 1Hz 脈沖，即每一秒遞減一次，在顯示時間小于三秒是，通車方向的黃燈以 2Hz的頻率閃爍。系統(tǒng)中用 S1 進(jìn)行復(fù)位。 三、管腳綁定 CLK~28， RST~58， R1~20， Y1~19， G1~18， R2~17， Y2~16， G2~15， A~21， B~23， C~24， D~37， E~38， F~39,G~41， DP~42， SEL0~43， SEL1~44， SEL~45 四、實(shí)驗(yàn)中遇到的問題及解決方法 因?yàn)橛辛酥八拇螌?shí)驗(yàn)的經(jīng)驗(yàn)，這次實(shí)驗(yàn)做的比較順利，就是有一點(diǎn)沒有注意，那就是將屬性改為 passive，沒有改的時候下載過程中就會出現(xiàn)錯誤，在我及時的發(fā)現(xiàn)并改正后，交通燈就順利的開始工作了。 五、實(shí)驗(yàn)心得 這是本學(xué)期的最后一次實(shí)驗(yàn)，感覺綜合性和應(yīng)用性都比較強(qiáng)。由于之前實(shí)驗(yàn)積累的經(jīng)驗(yàn)和常見的錯誤，這次實(shí)驗(yàn)做的比較順利。本次實(shí)驗(yàn)是交通燈控制器，第一次讓我感覺到原來我們所學(xué)的東西和我們的生活如此息息相關(guān)，讓我感覺到這門課不再是那么遙遠(yuǎn)而深奧。實(shí)踐出真知，這門實(shí)驗(yàn)讓我真正體會到了這個道理。而且 經(jīng)過五次的實(shí)驗(yàn)，對 EDA這門課也有了更好的掌握。 第三篇：《 EDA技術(shù)基礎(chǔ)》實(shí)驗(yàn)總結(jié)報(bào)告及要求 電工電子中心 2021年 5月繪制 湖北師范學(xué)院電工電子實(shí)驗(yàn)教學(xué)省級示范中心電子版實(shí)驗(yàn)報(bào)告 什么什么設(shè)計(jì)（研究） 紅色部分提交時請刪除?。?！ 題目：“什么內(nèi)容”的設(shè)計(jì)或“什么內(nèi)容”的研究，例如：基于FPGA 的數(shù)字搶答器設(shè)計(jì)基于 FPGA 的等精度數(shù)字頻率計(jì)設(shè)計(jì)VerilogHDL 同步時序電路研究一種簡易數(shù)字頻率計(jì)設(shè)計(jì) 基于 FPGA的 DDS 信號發(fā)生器的設(shè)計(jì) 更 多參考“大學(xué)生電子實(shí)驗(yàn)室”論壇設(shè)計(jì)選題指南一．任務(wù)解析 根據(jù)對設(shè)計(jì)選題的理解，明確要做什么，要達(dá)到什么要求（參數(shù)、指標(biāo)）。二．方案論證 對所要完成的設(shè)計(jì)任務(wù)，參考相關(guān)資料，提出設(shè)計(jì)方案，拿不同方案進(jìn)行對比分析，選擇你能夠?qū)崿F(xiàn)的方案，并明確指出為什么要選擇此方案，較其它方案有何優(yōu)點(diǎn)。三．實(shí)驗(yàn)步驟 方案的具體實(shí)施，按實(shí)際實(shí)施過程認(rèn)真做好原始記錄，可以包括單元電路仿真分析，部分指標(biāo)測試（實(shí)際效果）等等，描述演示效果要明確所用設(shè)備，說明實(shí)驗(yàn)箱，使用了什么儀器等。四．結(jié)果分析 對所測試 結(jié)果（演示現(xiàn)象）做分析，得出結(jié)論（描述現(xiàn)象）。五．經(jīng)驗(yàn)總結(jié) 對完成任務(wù)情況進(jìn)行總結(jié)，是否達(dá)到預(yù)期的設(shè)計(jì)，效果如