【文章內(nèi)容簡(jiǎn)介】 、 CC1[3..0]、CC0[3..0]， D組分?jǐn)?shù)輸出端 DD2[3..0]、 DD1[3..0]、 DD0[3..0]。 計(jì)分模塊用 VHDL語(yǔ)言進(jìn)行編程的流程圖如下： 圖 36計(jì)分模塊的設(shè)計(jì)狀態(tài)圖 注：在設(shè)計(jì)中減法的實(shí)現(xiàn)是以加法運(yùn)算來(lái)實(shí)現(xiàn)的。也以 A 為例，由于每次減分都是減去 10 分，即每次為 POINTS_A1 減一，所以可以用 POINTS_A1+ 1111來(lái)實(shí)現(xiàn)。如：01110001=0110，用加法實(shí)現(xiàn)： 0111+1111=10110。由于 POINTS_A1: STD_LOGIC_VECTOR(3 DOWNTO 0)，所以 POINTS_A1=0110。 2021 屆電子信息工程（應(yīng)用電子技術(shù)方向）專業(yè)畢業(yè)設(shè)計(jì)（論文） 7 譯碼顯示模塊 該 模塊實(shí)際上是一個(gè) 譯碼器 ， 譯碼器是組合邏輯電路的一個(gè)重要的器件，其可以分為：變量譯碼和顯示譯碼兩類。變量譯碼一般是一種較少輸入變?yōu)檩^多輸出的器件，一般分為2n譯碼和 8421BCD碼譯碼兩類。 顯示譯碼主要解決二進(jìn)制數(shù)顯示成對(duì)應(yīng)的十、或十六進(jìn)制數(shù)的轉(zhuǎn)換功能，一般其可分為驅(qū)動(dòng) LED和驅(qū)動(dòng) LCD兩類 。 譯碼是編碼的逆過(guò)程 。 圖 37 譯碼顯示模塊的元件圖 主要原理是四位二進(jìn)制 BCD 編碼轉(zhuǎn)換成七段二進(jìn)制數(shù)字，以阿拉伯?dāng)?shù)字的形式輸出在數(shù)碼管上，使觀眾能夠更直觀的看到結(jié)果。譯碼器的譯碼對(duì)照表如下所示： 顯示的數(shù)字 /字 母 BCD 編碼 七段數(shù)碼管 2 進(jìn)制 0 0000 0111111 1 0001 0000110 2 0010 1011011 3 0011 1001111 4 0100 1100110 5 0101 1101101 6 0110 1111101 7 0111 0000111 8 1000 1111111 9 1001 1101111 X XXXX 0000000 表 31 譯碼器的譯碼對(duì)照表 備注 ：在程序中只考慮 00001001（即 09）的情況，將其轉(zhuǎn)化為相應(yīng)的七段顯示器的碼子， 其他情況不予考慮。 [4] 文超：基于 VHDL 的多路搶答器的設(shè)計(jì) 8 搶答器的系統(tǒng)實(shí)現(xiàn) 單獨(dú)模塊只有彼此聯(lián)系起來(lái)構(gòu)成一個(gè)完整的系統(tǒng)，才能實(shí)現(xiàn)其功能，這個(gè)過(guò)程有兩種實(shí)現(xiàn)方法：①元件例化。也是用編程的方式將它們各個(gè)程序、信號(hào)、輸入輸出之間的關(guān)系用VHDL 語(yǔ)言來(lái)敘述清楚，還關(guān)系到程序的調(diào)用問(wèn)題，需要設(shè)計(jì)者思路清晰，設(shè)計(jì)合理；②元器件圖示連線。這種連線方法思路清晰可見(jiàn)，而且用的時(shí)候很簡(jiǎn)單方便，出現(xiàn)錯(cuò)誤也很好檢查。在設(shè)計(jì)中選擇的是這種方法。通過(guò)總的頂層元件圖可以很清晰的看到模塊連接的原理。 圖 38 頂層元件圖 注：本設(shè)計(jì)中，搶答器組別信號(hào) A、 B、 C、 D為高電平時(shí)，其功能為有效狀態(tài)。同樣，系統(tǒng)清零信號(hào) CLR、預(yù)置及倒計(jì)時(shí)控制信號(hào) LDN，亦為高電平有效。當(dāng) CLR有效時(shí)，搶答信號(hào)判別電路清零，為判別優(yōu)先搶答信號(hào)做出準(zhǔn)備。當(dāng)計(jì)時(shí)使能端 EN 為低電平，預(yù)置時(shí)間設(shè)置信號(hào) LDN=1時(shí)，通過(guò)計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕 TA、 TB進(jìn)行預(yù)置數(shù)。當(dāng)計(jì)時(shí)使能端 EN為高電平，有系統(tǒng)時(shí)鐘信號(hào) CLK時(shí)，進(jìn)行一分鐘倒計(jì)時(shí)。輸入時(shí)鐘 CLK一方面作為揚(yáng)聲器控制電路的輸入信號(hào)，另一方面作為搶答信號(hào)判別電路中鎖存器時(shí)鐘，為使揚(yáng)聲器音調(diào)較為悅耳，且是搶答判別電路有較高的準(zhǔn)確度（對(duì)信號(hào)判別的最 大誤差是一個(gè)時(shí)鐘周期）， CLK 信號(hào)頻率高低應(yīng)適中，可取 500Hz1KHz；同時(shí) CLK信號(hào)經(jīng)過(guò)分頻后向倒計(jì)時(shí)電路提供信號(hào)。 附表：輸入 /輸出引腳的作用： 2021 屆電子信息工程（應(yīng)用電子技術(shù)方向）專業(yè)畢業(yè)設(shè)計(jì)（論文） 9 表 32 輸入 /輸出引腳的作用 端口名 功能 CLK 系統(tǒng)時(shí)鐘信號(hào) A,B,C,D 搶答信號(hào)輸入 CLR 系統(tǒng)清零 EN 計(jì)時(shí)使能信號(hào) RST 記分復(fù)位 CHOS（ 3? ..0） 組別信號(hào)輸入 DOUT7（ 6? ..0） 譯碼管輸出信號(hào) G (3.? .0) 組別顯示 LDN 計(jì)時(shí)預(yù)置控制信號(hào) AIN4（ 3..? .0） 譯碼管輸入 文超：基于 VHDL 的多路搶答器的設(shè)計(jì) 10 4 多路搶答器子模塊的仿真驗(yàn)證 鑒別模塊的仿真驗(yàn)證 利用 Quartus II進(jìn)行編譯，綜合，仿真，時(shí)序圖如下： 圖 41鑒別模塊的仿真時(shí)序圖 引腳作用： 系統(tǒng)輸入信號(hào)：各組的搶答按鈕 A、 B、 C、 D，系統(tǒng)清零信號(hào) CLR， CLK時(shí)鐘信號(hào)。 系統(tǒng)的輸出信號(hào)： 各組的搶答按鈕顯示端 A B C D1，組別顯示端控制信號(hào) G[3..0]。 仿真分析： 當(dāng)鑒別模塊的清零信號(hào) CLR為高電平時(shí)，無(wú)論 A、 B、 C、 D四組參賽者誰(shuí)按下?lián)尨鸢粹o，系統(tǒng)輸出均為零，同時(shí)組別顯示端 G 輸出信號(hào)也顯示為零；當(dāng)清零信號(hào) CLR 為低電平時(shí)， A、 B、 C、 D四組參賽者誰(shuí)先按下?lián)尨鸢粹o，組別顯示端就顯示該組別的號(hào)碼。假如 C組按下?lián)尨鸢粹o時(shí)，組別輸出為 0010，同時(shí) C組的顯示燈被點(diǎn)亮。仿真圖上顯示的為 A先搶答，因?yàn)樵? A、C雖然都按搶答鍵，但 CLR為有效狀態(tài)，所以在此時(shí)間段內(nèi)的搶答無(wú)效。 計(jì)時(shí)模塊的 仿真驗(yàn)證 利用 Quartus II進(jìn)行編譯，綜合，仿真，時(shí)序圖如下： 2021 屆電子信息工程（應(yīng)用電子技術(shù)方向）專業(yè)畢業(yè)設(shè)計(jì)（論文） 11 圖 42 計(jì)時(shí)模塊的仿真時(shí)序圖 引腳作用： 系統(tǒng)輸入信號(hào)：系統(tǒng)清零信號(hào) CLR，計(jì)時(shí)預(yù)置控制端 LDN，計(jì)時(shí)使能端 EN，系統(tǒng)時(shí)鐘信號(hào) CLK，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕 TA、 TB。 系統(tǒng)輸出信號(hào)：倒計(jì)時(shí)輸出端 QA[3..0]、 QB[3..0]。 仿真分析 ： 當(dāng)系統(tǒng)清零信號(hào) CLR=1 時(shí)，計(jì)時(shí)器的時(shí)鐘信號(hào)回到計(jì)時(shí)預(yù)置倒計(jì)時(shí)起始狀態(tài)，此時(shí)倒計(jì)時(shí)輸出端 QA=0000,QB= EN=0，計(jì)時(shí)預(yù)置控制端 LDN=1時(shí)，通過(guò)計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕 TA、 TB進(jìn)行預(yù)制數(shù)，并且通過(guò) TA,TB來(lái)調(diào)整 QA,QB即當(dāng) TA=1時(shí)，則 QA的數(shù)值加 1，當(dāng) TB=1時(shí)，則 QB的數(shù)值也加 1。當(dāng)計(jì)時(shí)使能端 EN=1，系統(tǒng)清零信號(hào) CLR=0，并且計(jì)時(shí)預(yù)置控制端LDN=0時(shí)，通過(guò)時(shí)鐘信號(hào)上升沿 CLK來(lái)進(jìn)行 60秒倒計(jì)時(shí)。 計(jì)分模塊的仿真驗(yàn)證 利用 Quartus II進(jìn)行編譯，綜合，仿真，時(shí)序圖如下： 文超：基于 VHDL 的多路搶答器的設(shè)計(jì) 12 圖 43 計(jì)分模塊的仿真時(shí)序圖 引腳作用： 系統(tǒng)的輸入信號(hào)有 ：計(jì)分復(fù)位端 RST，加分按鈕端 ADD，減分按鈕端 SUB，組別號(hào)輸入端CHOS[3..0]。 系統(tǒng)的輸出信號(hào)有： A組分?jǐn)?shù)輸出端 AA2[3..0]、 AA1[3..0]、 AA0[3..0]， B組分?jǐn)?shù)輸出端BB2[3..0]、 BB1[3..0]、 BB0[3..0]， C組分?jǐn)?shù)輸出端 CC2[3..0]、 CC1[3..0]、 CC0[3..0]， D組分?jǐn)?shù)輸出端 DD2[3..0]、 DD1[3..0]、 DD0[3..0]。 仿真分析：首先應(yīng)該清楚， 在計(jì)分器電路的設(shè)計(jì)中，按十進(jìn)制進(jìn) 行加減分操作的，當(dāng)出現(xiàn)時(shí)鐘信號(hào)上升沿 CLK就可以完成對(duì)參賽者加減分操作。 智能搶答器記分模塊的仿真時(shí)以加分操作為例。由仿真圖 310可知以下情況： （ 1）系統(tǒng)設(shè)計(jì)過(guò)程中，當(dāng) 計(jì)分復(fù)位端 RST=1時(shí)，并且組別輸入信號(hào) CHOS=0000,其中的組別輸入信號(hào)是搶答鑒別模塊的輸出信號(hào)，計(jì)分器復(fù)位，此時(shí)以上四組都不會(huì)產(chǎn)生加減分操作。 （ 2）然而當(dāng)計(jì)分復(fù)位端 RST=0時(shí)，此時(shí)計(jì)分器可以計(jì)分。當(dāng) CHOS=0001時(shí)，組別顯示為 A組，此時(shí)主持人利用計(jì)分器對(duì) A組進(jìn)行加減分操作；當(dāng) CHOS=0010時(shí)，組別顯示為 B組，此時(shí)主持人則利用計(jì)分器對(duì) B組進(jìn)行加減分操作；當(dāng) CHOS=0100時(shí)，組別顯示為 C組，此時(shí)系統(tǒng)對(duì) C組進(jìn)行加減分操作；當(dāng) CHOS=1000時(shí)，組別顯示為 D組，此時(shí)對(duì) D組進(jìn)行加減分操作。由仿真圖可知，當(dāng)主持人按 下系統(tǒng)復(fù)位鍵 RST鍵時(shí)，使分?jǐn)?shù)復(fù)位，每位設(shè)置 的初始分?jǐn)?shù)為 100分。當(dāng) CHOS=1000時(shí)，即 D搶答成功時(shí)，加分鍵 ADD輸入四個(gè)脈沖， DD1 加到 4，說(shuō)明加分成功，成績(jī)變?yōu)?140 分。其他搶答者搶答成功后的加分操作與此相同。減分的仿真與此類似，因?yàn)槭且约臃▽?shí)現(xiàn)，本質(zhì)與加分相同，當(dāng)計(jì)分復(fù)位端 RST=0時(shí)，可以計(jì)分。由仿真圖可知，初始成績(jī)均為 100分。當(dāng) CHOS=1000時(shí)，即 D搶答成功時(shí)，減分鍵 SUB輸入四個(gè)脈沖， DD1