【文章內(nèi)容簡介】 下來本人通過各種途徑收集關于課題的資料。通過這些資料，可以在學習前人成果的基礎上，對自己課題做好充分的擴展和發(fā)揮。 本課題主要設計方案是從硬件設計和軟件編程兩個方面來完成設計目的，選用 TI 公司 TMS320VC5402 定點數(shù)字信號處理芯片 ]13[ 作為 CPU。硬件方面設計主要原理是：通過信號發(fā)送器產(chǎn)生的 0~2V模擬信號，經(jīng)過 AD 采樣，送到 DSP進行 FFT 數(shù)字處理等過程 后，由 DA 將數(shù)字信號轉(zhuǎn)化成模擬信號，再通過示波器來顯示，完成頻譜分析，其間的時序控制和地址碼編譯由 CPLD 完成。軟件方面主要工作是： FFT 算法編程、 A/D 和 D/A 編程、仿真器在線 FLASH 編程和CPLD 編程。具體設計圖如附錄 I。 東北電力大學本科畢業(yè)設計論文 5 設計方案介紹 本課題是采用中斷查詢的方式來控制時序，主要有 AD、 DA、 CPU、 CPLD、JTAG、 FLASH、 RAM 等組成，數(shù)據(jù)的處理是在 CPU里進行，由于 CPU是采用FFT 數(shù)字信號處理技術(shù)，數(shù)據(jù)量比較大，需要 存儲器來存儲，而整個過程的時序控制由 CPLD 來控制。具體原理圖如圖 11 所示。 存儲器AD D S P DA 模擬輸出模擬輸入 電壓變換C P L D J T A G 圖 11 原理圖 本文安排如下 本文主要由六個章節(jié)組成，第一章是緒論，主要介紹了本課題的研究背景及研究意義，同時也介紹了頻譜分析儀目前在國內(nèi)外的研究現(xiàn)狀和發(fā)展趨勢，以及簡要說明了本論文的主要研究內(nèi)容和方法；第二章到第四章是本文的核心，第二章著重介紹了數(shù)字信號處理器 TMS320VC5402 芯片的詳細情況，即它的結(jié)構(gòu)、特性、引腳及其各組成部分；第三章主要介紹了 FFT（快速傅里葉變換）的原理及其在 TMS320VC5402 DSP 上的實現(xiàn)，最后通過仿真軟件 來得到仿真結(jié)果；第四章主要針對本論文的硬件部分進行了介紹，比如電源部分、復位電路、時鐘電路、 JTAG 等，以及所使用到的器件 AD、 DA、 CPLD、 FLASH、 SDRAM等的特性、原理和連接情況進行了必要介紹；第五章則簡要介紹了 DSP 的運行環(huán)境 CCS 集成開發(fā)環(huán)境，使得對 DSP 的仿真運行有了進一步的了解。最后一章則指出了本論文的一些特點及其不足之處，并提出了一些改善方法，指明了下一步的研究方向。 東北電力大學本科畢業(yè)設計論文 6 第 2 章 TMS320VC5402 芯片介紹 DSP 具有體積小、成本 低、易于產(chǎn)品化、可靠性高、易擴展及方便地實現(xiàn)多機分布式并行處理等性能，所以在很多領域得到了廣泛的應用，但實際上沒有一個處理器能完全滿足所有的或絕大多數(shù)應用需要，因此，在選擇處理器時需要根據(jù)性能、成本、集成度、開發(fā)的難易程度以及功耗等因素進行綜合考慮 ]14[ 。 DSP處理器型號眾多，本設計選用的是 TI 公司的 TMS320VC5402 芯片，其內(nèi)部結(jié)構(gòu)圖如圖 21 所示。 TMS320C54x 是 TI公司于 1996 年推出的第一代定點數(shù)字信號處理器。 它作為 TI 公司為實現(xiàn)低功耗、高速實時信號處理而專門設計的 16 位定點 DSP，成為當前 TMS320C5000 系列 DSP 中最為廣泛應用且最為成熟的處理器 ]15[ 。 E X P e nc ode rM U XT t e gs t e rS ign C t r S ign C t rM ul t e ghe r ( 17* 17)F r a c t iona l M U XA c c ge r ( 40)Z E R O S A T R O U N DA ( 40) B ( 40)M U XS ign C t r S ign C t rA L U ( 40)S ign C t rM U XC O M PT R NTCM S W / L S Ws e le c tB a r r e ls hi r f t e r 圖 21 TMS320VC5402 DSP 內(nèi)部結(jié)構(gòu)圖 TMS320VC5402 的主要特性 其主要特點 ]16[ 有： ? 操作速率達 100MIPS； ? 具有先進的多總線結(jié)構(gòu)，包括 3 組 16bit 數(shù)據(jù)總線、 1 組程序總線和 4 條地址總線； ? 40bit 算術(shù)邏輯單元（ ALU），包括一個 40bit 的桶形移位器以及兩個獨立的 40bit 累加器； ? 17? 17bit 并行乘法器，與 40bit 的專用加法器相連，應用于非流水線式單周期 MAC； 東北電力大學本科畢業(yè)設計論文 7 ? 比較、選擇和存儲單元（ CSSU）用于 Viterbi 運算器的加法 /比較 /選擇； ? 指數(shù)編碼器在一個周期里計算一個 40bit 累加器值的哇指數(shù)值； ? 雙地址發(fā)生器，其中包括 8 個輔助寄存器和兩個輔助寄存器算術(shù)單元（ ARAUS）； ? 數(shù)據(jù) /程序?qū)ぶ房臻g 1M 16bit，內(nèi)存 4K 16bit ROM 和 16K 16bit 雙存取RAM； ? 內(nèi)置可編程等待狀態(tài)發(fā)生器、鎖相環(huán)（ PLL）時鐘發(fā)生器、 2 個多通道緩沖串行口、 1 個 8bit 并行與外部處理器通信的 HPI 口、 2 個 16bit 定時器以及 6通道 DMA 控 制器； ? 低功耗，工作電源 ； ? 數(shù)據(jù)總線具有總線保持特性； ? 支持單指令循環(huán)和快指令循環(huán)； ? 支持存儲塊傳送指令； ? 支持 32bit 長操作數(shù)指令； ? 支持同時讀取 2 個或 3 個操作數(shù)讀指令； ? 支持并行存儲和并行裝入的算術(shù)指令； ? 支持條件存儲指令及中斷快速返回指令； ? 軟件可編程等待狀態(tài)發(fā)生器和可編程的存儲單元轉(zhuǎn)換； ? 單周期定點指令執(zhí)行時間 10ns~25ns。 TMS320C54x 的總線結(jié)構(gòu) TMS320C54x DSP 采用先進的哈佛結(jié)構(gòu)和 8 總線結(jié)構(gòu) ]15[ ，其獨立的程序總線和數(shù)據(jù)總線允許同時讀取指令和操作數(shù)，實現(xiàn)高度的并行操作。 采用各自分開的數(shù)據(jù)總線分別用于讀數(shù)據(jù)和寫數(shù)據(jù)，允許 CPU 在同一個機器周期內(nèi)進 行兩次讀操作和一次寫操作。獨立的程序總線和數(shù)據(jù)總線允許 CPU同時訪問程序指令和數(shù)據(jù)。 片內(nèi)有 4 條程序 /數(shù)據(jù)總線、 4 條地址總線，其功能如下： ? 1 條程序總線（ PB） 程序總線（ PB）傳送由程序存儲器取出的指令操作代碼和立即操作數(shù)。 ? 3 條數(shù)據(jù)總線（ CB、 DB 和 EB） 3 條數(shù)據(jù)總線（ CB、 DB 和 EB）將內(nèi)部各單元（如 CPU、數(shù)據(jù)地址生成電路、程序地址 生成電路，片內(nèi)外圍設備以及數(shù)據(jù)存儲器）連接在一起。其中，CB 和 DB 總線用來傳送從數(shù)據(jù)存儲器讀出的數(shù)據(jù)； EB 總線用來傳送寫入到存儲器中的數(shù)據(jù)。 東北電力大學本科畢業(yè)設計論文 8 ? 4 條地址總線（ PAB、 CAB、 DAB 和 EAB） 4 條地址總線（ PAB、 CAB、 DAB 和 EAB）用于傳送執(zhí)行指令所需要的地址。 TMS320C54x 的存儲器分配 ? 存儲器空間 TMS320C54x 的總存儲空間為 192K 字，由 3 個獨立的可選擇空間組成： 64K字程序空間、 64K 字數(shù)據(jù)空間、 64K 字 I/O 空間。 程序存儲器空間存放要執(zhí)行的指令和執(zhí)行中所用的系數(shù)表。數(shù)據(jù)存儲器空間存放執(zhí)行指令所要用的數(shù)據(jù)。 I/O 存儲器空間可與存儲器映射外圍設備相接口，也可以作為附加的數(shù)據(jù)存儲器空間使用 ]15[ 。 TMS320VC5402 存儲器分配圖和擴展程序存儲器分配圖分別如圖 22， 23 所示。 圖 22 TMS320VC5402 存儲器分 配圖 圖 23 TMS320VC5402 擴展程序存儲圖 東北電力大學本科畢業(yè)設計論文 9 ?程序存儲器 通過 MP/ ______MC 和 OVLY 位的設置，可以實現(xiàn)對片內(nèi)存儲器（ ROM、 RAM）的配置，即哪些片內(nèi)存儲器屬于程序存儲器空間。 當處理器復位時，復位和中斷向量都映射到程序存儲器空間的 FF80H。復位后，這些向量可以被重新映射到程序存儲器空間中任何一個 128 字頁的開頭。這就很容 易將中斷向量表從引導 ROM 中移出來，然后再根據(jù)存儲器圖安排。 ? 數(shù)據(jù)存儲器 通過對處理器方式狀態(tài)寄存器 PMST 的 DROM 位的設置，將片內(nèi) ROM 映射到數(shù)據(jù)存儲空間（ DROM=1）或映射到程序存儲空間（ MP/ ______MC =0），這樣，就可以用指令將片內(nèi) ROM 作為數(shù)據(jù)存儲器中的數(shù)據(jù) ROM 來讀取。復位時，DROM 位被清 0。 64K 字的數(shù)據(jù)存儲器空間包括數(shù)據(jù)存儲器映 射寄存器 MMR， 0000H~001FH是常用的 CPU寄存器地址， 0020H~005FH 是片內(nèi)外設寄存器的地址。 ? I/O 存儲器 除程序存儲器空間和數(shù)據(jù)存儲器空間外， C54x 系列器件還提供了 I/O 存儲器空間，利用 I/O 空間可以擴展外部存儲器。 I/O 存儲器空間有 64K 字尋址范圍（ 0000H~FFFFH）且只存在于片外。 I/O 存儲器空間可與存儲器映射外圍設備相接口，也可以作為附加的數(shù)據(jù)存儲空間使用。有兩條指令 PORTR 和 PORTW，可以對 I/O 存儲器空間訪問，訪問時，讀寫時序與程序存儲器空間和數(shù)據(jù)存儲器空間有很大不同。訪問 I/O 是對 I/O 映射的外部器件進行訪問，而不是訪問存儲器。 TMS320C54x 的中央處理單元（ CPU） 中央處理單元（ CPU ]15[ ）是 DSP 芯片的核心部件，它的性能直接關系到 DSP器件的性能。 TMS320C54x 的并行結(jié)構(gòu)設計特點，使其能在一條指令周期內(nèi)，高速地完成多項算術(shù)運算。 CPU 的基本組成如下： 40bit 算術(shù)邏輯運算單元（ ALU）； 2 個 40bit 累加器A 和 B； 1 個 40bit 桶形移位寄存器；乘法器 /加法器單元（ MAC）；比較、選擇和存儲單元（ CSSU）；指數(shù)編碼器； CPU狀態(tài)和控制寄存器；兩個地址發(fā)生器。 ? 算術(shù)邏輯運算單元（ ALU） 算術(shù)邏輯單元（ ALU）可以實現(xiàn)加 /減法運算、邏輯運算等大部分算術(shù)和邏輯功能，且大多數(shù)算術(shù)邏輯運算指令都是單周期指令。除存儲操作指令（ ADDM、ANDM、 ORM 和 XORM）外， ALU 的運算結(jié)果通常都被傳送到目的累加 器（累加器 A 和 B）。 40 位 ALU功能框圖如圖 24 所示。 東北電力大學本科畢業(yè)設計論文 10 圖 24 ALU 功能框圖 ? 累加器 TMS320C54x CPU 內(nèi)有兩個 40 位的累加器 A 和 B，它們用于存儲 ALU或乘法器 /加法器單元輸出的數(shù)據(jù)，也能輸出數(shù)據(jù)到 ALU或乘法器 /加法器中。 ?桶形移位寄存器 TMS320C54x CPU 內(nèi)部有一個 40 位的桶形移位器，主要用于累加器 或數(shù)據(jù)區(qū)操作數(shù)的定標。它能對輸入的數(shù)據(jù)進行 0~31 位的左移和 0~16 位的右移操作。40 位桶形移位器的功能框圖如圖 25 所示。 桶形移位寄存器的輸入可以為： ?從 DB 獲得的 16 位操作數(shù)； ?從 DB 和CB 獲得的 32 位操作數(shù)； ?從累加器 A 或 B 獲得的 40 位操作數(shù)。桶形移位寄存器的輸出連到 ALU或經(jīng)過 MSW/LSW（最高有效字 /最低有效字）寫選擇單元至EB 總線。 D B 15~ D B 0C B 15~ C B 0M U X符號控制桶形移位器（ 16~ 31 ）M S W / L S W寫選擇E B 15~ E B 0累加器 A累加器 B4040B AD C1616S X MTC （測試位） T ： 16~ 31A S M （ 4~ 0 ） ： 16~ 15指令寄存器立即數(shù) ： 16~ 15 或 0~ 1540A L UC S S U16 圖 25 40 位桶形移位器的功能框圖 東北電力大學本科畢業(yè)設計論文 11 ? 乘法器 /加法器單元 TMS320C54x CPU 中的 MAC 單元有一個 17 位 17 位的硬件乘法器，并且附帶了一個 40 位的專用加法器，可以在單周期內(nèi)完成一次乘法累加運算。其功能框圖如圖 26 所示。其中硬件乘法器用來完成乘法運算，專用加法器用來完成累加、取整、飽和等操作。 C B 15 C B 0D B 15 D B 0P B 15 P B 0TX M U X Y M U XS ign c t rS ign c t rXM YMM ul t i pl ie r ( 17* 17)F r a c t / intM U XXA YAA dde r ( 40)Z e r o de t e c tR oun dS A T404001717F R C T17OVMO V A / O V BZ A / Z B40 圖 26 乘法器 /加法器單元功能框圖 ?比較、選擇和存儲單元（ CSSU） 在數(shù)據(jù)通信、模式識別