【文章內容簡介】 能仿真，對適配后形成的最終電路進行時序仿真。也就是說只 要有了 Quartus II 這個集成開發(fā)環(huán)境，就基本上可以完成 Altera 公司 FPGA 開發(fā)過程中的所有工作。另外，為了方便設計， Quartus II 還提供了免費 LPM 模塊供用戶調用，如計數器、存儲器、加法器、乘法器等。除了這些免費的 LPM 模塊外， Altera 公司還開發(fā)了有償 IP 核提供給有需要的用戶使用。這些 LPM 模塊和IP 核都大大簡化了設計過程，縮短了開發(fā)周期。 Quartus II 支持多種 輸入方式，常用的有： （ 1）原理圖輸入：這種方法最直觀，適合頂層電路的設計； （ 2）硬件描述語言輸入：包括 AHDL、 VHDL 及 Verilog HDL 輸入。采用硬件描述語言的優(yōu)點易于使用自頂向下的設計方法、易于模塊規(guī)劃和復用、移植性強、通用性好。 （ 3）網表輸入：對于在其他軟件系統上設計的電路，可以采用這種設計方法，而不必重新輸入， Quartus II 支持的網表文件包括 EDIF、 VHDL 及 Verilog 等格式。這種方法的優(yōu)點是可以充分利用現有的設計資源。 本章小結 本章主要對本次設計所選擇的開發(fā)平臺進行簡單介 紹。 FPGA 因為其不僅可以解決電子系統小型化、低功耗、高可靠性等問題，而且其開發(fā)周期短、開發(fā)軟件投入少、芯片價格不斷降低，所以成為首選。軟件部分主要是對 Quartus II 進行簡單的介紹。 第 4 章 系統實現 設計要求 采用 DDS 技術設計一個信號發(fā)生器，其原理框圖如圖 41 所示： 圖 41 DDS 信號發(fā)生器原理框圖 設計要求如下： 具有產生正弦波、方波、三角波三種周期性波形； 輸出信號頻率范圍 1Hz~5MHz，重復頻率 可調，頻率步進間隔小于等于 1Hz； 輸出信號幅值范圍 ~10V（峰 峰值），信號幅值和直流偏移量可數控調節(jié)； 具有穩(wěn)幅輸出功能，當負載變化時，輸出電壓幅度變化不大于 177。3%（負載電單 片 機最 小 系 統顯 示鍵 盤F P G A電 源模 塊輸 出信 號高 速D / A放 大濾 波驅 動 阻變化范圍： 50Ω~正無窮）； 具有顯示輸出波形類型、重復頻率等功能。 系統方案論證與比較 產生 DDS 信號波形方案的選擇 目前主流的 DDS 信號發(fā)生器方案有兩種： 方案一、采用專用 DDS 集成芯片實現的信號發(fā)生器； 方案二、采用單片機 +FPGA 實現的 DDS 信號發(fā)生器。 比較這兩種方案，專用 DDS 芯 片內部的波形數據存放在 ROM 型存儲器中，波形數據無法修改故而只能產生固定波形的信號，但系統比較容易實現。而采用單片機 +FPGA 實現的 DDS 信號發(fā)生器則是將波形數據存儲器改為 FPGA 上的RAM 行存儲器，波形信號能實時改變，在利用單片機系統進行控制和處理后，能實現 DDS 任意波形發(fā)生器，功能更加完善，更新更加方便。 故本設計選用方案二。 單片機處理器比較選擇 方案一：采用 AT89C51 單片機處理電路，其擁有并行 I/O 口 32 個，對于實際應用來說遠遠不夠，且不具備自帶 AD、 DA，使得電路結構復雜。 方案 二： C8051F360單片機內部資源非常豐富，是目前功能最全、速度最快的 51內核 SoC單片機之一，包括告訴 8051微處理器內核，擴充終端處理系統， 256字節(jié)內部 RAM， 1024字節(jié) XRAM和 32KB的閃速存儲器，多達 39個 I/O引腳，兩個內部振蕩器和片內調試電路，能很好的完成本系統所需的單線程，鍵盤功能分支程序控制。 在本設計中選用方案二。 系統理論分析及設計 總體設計 本設計采用單片機 +FPGA 實現的 DDS 信號發(fā)生器，整個 DDS 信號發(fā)生器 由單片機子系統、 FPGA 子系統、模擬子系統 三部分組成，系統原理框圖如下圖42 所示： L C D 模 塊L C D 模 塊C 8 0 5 1 F 3 6 0I / O I D A 04 X 4 鍵 盤 接 口4 X 4 鍵 盤 接 口L C D 模 塊 接 口L C D 模 塊 接 口地 址 譯 碼 電 路地 址 譯 碼 電 路D D S 子 系 統D D S 子 系 統4 X 4鍵 盤4 X 4鍵 盤高 速D / A轉 換器V R E F高 速D / A轉 換器V R E F低 通濾 波 器低 通濾 波 器放 大電 路放 大電 路驅 動電 路驅 動電 路數 控 電 位 器數 控 電 位 器3344參 考 時 鐘直 流偏 移量 控制信號輸出幅 值 控 制D BA BC B 圖 42 系統原理框圖 主要技術參數的分析與確定 DDS 信號發(fā)生器的技術指標取決于 DDS 系統的時鐘頻率、相位累加器的位數、波形數據表的長度等參數，下面對這些參數進行討論，以選擇適合的模擬電路元件以實現高質量的 DDS 信號。 輸出帶寬 當頻率控制字 M=1 時，輸出信號的最低頻率為 Nclko ff 2min, ? （ 41） 式中，為參考時鐘頻率， N 為相位累加器的位數。當 N 取很大值時，最低輸出頻率可以認為達到 DDS 最低頻率的零頻。 DDS 的最高輸出頻率由參考時鐘周期和一個周期波形采樣點數決定，若采樣點數為 X，則最高輸出頻率為 Xff clko ?max, （ 42） 頻率分辨率 頻率分辨率由下式決定： Nclkff 2?? （ 43） 在此式中，當 N 取值足夠大時， DDS 信號可以達到很高的信號分辨率。 DDS 信號的質量 由于 DDS 信號發(fā)生器采用全數字設計，不可避免在采樣時會帶來 D/A 產生的幅度量化噪聲和相位累加運算截斷產生的相位噪聲。改善 DDS 信號質量的主要方法有：增加波形存儲器和 D/A 的字寬；增加每個周期數據的樣本數，提高外部參考時鐘頻率和通過低通濾波器來改善輸出信號質量。 綜合上述討論和對器件成本以及硬件系統 復雜度的考慮， DDS 子系統的參數確定如下： 1． 參考時鐘頻率： 40MHz； 2． 頻率控制字的位寬： 32 位； 3． 相位累加器的位寬： 32 位； 4． 波形存儲器的地址位寬： 8 位； 5． 波形存儲器的數據位寬： 8 位。 數字部分電路設計 該 DDS 信號發(fā)生器的數字部分包括單片機子系統、 FPGA、高速 D/A 轉換器、人機接口（ 12864 點陣式 LCD 模塊和 44 矩陣式鍵盤）。 單片機子系統需要完成鍵盤輸入、液晶顯示、向 FPGA 傳送數據、輸出信號幅值和直流偏移量的數字控制等功能。本設計中 DDS 信號發(fā)生器的鍵盤主要用于選擇信號波形、輸 入頻率值、控制輸出信號幅值和直流偏移量。 0～ 9 鍵用于輸入頻率值，其中 0～ 3 鍵還用于選擇輸出波形； Hz 鍵用于輸入給定頻率值的確認鍵；波形選擇鍵用于選擇波形； A+鍵用于增加信號幅值， A鍵用于減少信號幅值 ,D+鍵用于增加直流偏移量， D鍵用于減少直流偏移量。單片機控制程序包括主程序和鍵盤終端服務程序。主程序完成初始化和鍵值輸入處理功能，鍵盤終端服務程序只完成鍵值讀入功能。鍵盤終端中斷程序完成鍵盤中斷服務。 FPGA 內部的 DDS 子系統包括地址譯碼電路、 LCD 模塊接口、 44 鍵盤接口和 DDS 子系統。其中地址譯碼器用 來產生外部數據存儲器和 I/O 接口的片選信號， LCD 模塊 LCD12864 與單片機之間采用并行接口將單片機處理后的數據顯示出來， 44 鍵盤接口電路包括分頻電路、鍵盤掃描電路、行值編碼器和消抖 電路實現按鍵轉換成二進制編碼、鍵值數據端口與單片機總線接口連通、鍵值有效時的中斷信號和消抖功能， DDS 子系統由頻率字寄存器、相位累加器、波形數據存儲器等幾部分組成以根據輸入控制要求產生多種波形信號。 高速 D/A 轉換器采用 AD