【文章內(nèi)容簡介】 可以用來檢查設(shè)計(jì)的邏輯和時序，以便計(jì)算各通中性能，識別可靠的蹤跡，檢測建立和保持時間的配合，時序分析器不要求用戶產(chǎn)生輸入激勵或測試矢量。 f） 下載驗(yàn)證 下載是在功能仿真與時序仿真正確的 前提下，將綜合后形成的位流下載到具體的 FPGA芯片中，也叫芯片配置。 FPGA 設(shè)計(jì)有兩種配置形式：直接由計(jì)算機(jī)經(jīng)過專用下載電纜進(jìn)行配置；由外圍配置芯片進(jìn)行上電時自動配置。因 FPGA 具有掉電信息丟失的性質(zhì)，因此可在驗(yàn)證初期使用電纜直接下載位流，如有必要再將燒錄配置芯片中 。使用電纜下載 本 科 畢 業(yè) 設(shè) 計(jì) 第 10 頁 共 36 頁 時有多種直載方式，對 于 Altera 公司的 FPGA 可以選擇 JTAG 方式或 Passive Serial 方式。因 FPGA 大多支持 IEEE 的 JTAG 標(biāo)準(zhǔn)，所以使用芯片上的 JTAG 口是常用下載方式。 如圖 為 FPGA 的設(shè)計(jì)流程圖。 圖 2． 4 VHDL 概述 1981 年，工作小組在美國國防部組織下正式成立，不久提出一種新的硬件描述語言，即 VHDL（ VHSIC Hardware Description Language，甚高速集成電路硬件描述語言）提出這一語言的目標(biāo)只是使電路文本化成為標(biāo)準(zhǔn)，目的是為了使文本描述的電路設(shè)計(jì)能夠?yàn)槠渌怂斫?，同時也可以作為一種模型語言并能夠通過軟件進(jìn)行仿真。 如今，大多數(shù)的 EDA 工具都采用 VHDL 來作為主要的硬件描述語言，這主要源于 VHDL強(qiáng)大的自身功能和特點(diǎn)。下面，來討論一下 VHDL 的特點(diǎn)。 a） 具有強(qiáng)大的描述能力 VHDL 既可描述系統(tǒng)級電路，也可以描述門級電路；既可以采用行為描述、寄存器傳輸描述，也可以采用三者的混合描述方式；同時它也支持慣性延遲和傳輸延遲，可以方便的建立電子系統(tǒng)的模型。 VHDL 強(qiáng)大的描述功能主要來自于強(qiáng)大的語法結(jié)構(gòu)和豐富的數(shù)據(jù) 本 科 畢 業(yè) 設(shè) 計(jì) 第 11 頁 共 36 頁 類型。 b） 具有共享和復(fù)用的能力 VHDL 采用給予庫的設(shè)計(jì)方法。庫中可以存放大量預(yù)先設(shè)計(jì)或者以前項(xiàng)目設(shè)計(jì)中曾經(jīng)使用過的模塊，這樣，設(shè)計(jì)人員在新項(xiàng)目設(shè)計(jì)的過程中，可以直接復(fù)用這些功能模塊從而大大減少了工作量，縮短了開發(fā)周期。由于 VHDL 是一種描述、仿真、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言，因此它可以使電子系統(tǒng)設(shè)計(jì)成果在各個公司、團(tuán)體或者設(shè)計(jì)人員之間進(jìn)行交流和共享。 c） 具有獨(dú)立于器件和工藝設(shè)計(jì)的能力 VHDL 允許設(shè)計(jì)人員生成一個設(shè)計(jì)并不需要首先選擇一個用來實(shí)現(xiàn)設(shè)計(jì)的器件；對于一個相同的設(shè)計(jì)描述，設(shè)計(jì)人員實(shí)際上可以采用不同的器件結(jié)構(gòu)來實(shí)現(xiàn)設(shè) 計(jì)描述的功能。同樣，如果設(shè)計(jì)人員需要對設(shè)計(jì)進(jìn)行資源利用和性能方面的優(yōu)化，這時也不要求設(shè)計(jì)人員非常熟悉器件的內(nèi)部結(jié)構(gòu)。 同理，設(shè)計(jì)人員在進(jìn)行設(shè)計(jì)時，往往也不會涉及到與工藝有關(guān)的信息。當(dāng)設(shè)計(jì)人員對一個設(shè)計(jì)描述進(jìn)行完編譯、仿真、和綜合后，可以通過采用不同的映射工具將設(shè)計(jì)映射到不同的工藝上去。 d）具有良好的可移植能力 VHDL 的可移植能力體現(xiàn)在：對于同一個設(shè)計(jì)描述，它可以從一個仿真工具移植到另一個仿真工具進(jìn)行仿真；可以從一個綜合工具移植到另一個綜合工具進(jìn)行綜合；可以從一個操作平臺移植到另一個操作平臺執(zhí)行。 VHDL的可移植性源于它是一種標(biāo)準(zhǔn)化的硬件語言，因此同一個設(shè)計(jì)描述可以被不同的工具所支持。 2． 5 Quatus II 概述 Quartus II 是 Altera 公司推出的新一代 FPGA/CPLD 開發(fā)軟件，適合于大規(guī)模復(fù)雜的邏輯電路設(shè)計(jì)。它是 Altera 公司推出的第四代可編程邏輯器件集成開發(fā)環(huán)境。 Quartus II 為設(shè)計(jì)者提供了從設(shè)計(jì)輸入到器件編程的所有功能。 Quartus II 設(shè)計(jì)軟件增加了網(wǎng)絡(luò)編輯功能，提升了調(diào)試能力，解決了潛在的設(shè)計(jì)延遲，為其他 EDA 工具提供了方便的接口。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個階段使用熟悉的第三方 EDA 工具。 本 科 畢 業(yè) 設(shè) 計(jì) 第 12 頁 共 36 頁 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設(shè)計(jì)、 嵌入式軟件開發(fā) 、可編程 邏輯設(shè)計(jì) 于一體，是一種綜合性的開發(fā)平臺。 Quatus II 軟件能使用戶大幅縮短開發(fā)周期，支持絕大部分 Altera 公司的 FPGA/CPLD，有強(qiáng)大的整套設(shè)計(jì)及調(diào)試工具，是目前使用最廣泛的 Altera 設(shè)計(jì)軟件。 本 科 畢 業(yè) 設(shè) 計(jì) 第 13 頁 共 36 頁 3 MCU 的設(shè)計(jì)總體思路 3． 1 MCU 的總體結(jié)構(gòu)設(shè)計(jì) 本次畢業(yè)設(shè)計(jì)的目的是設(shè)計(jì)一個功能十分簡單的 16 位 MCU。考慮到本次論文要設(shè)計(jì)的 MCU 系統(tǒng)并不是完整的單片機(jī)系統(tǒng)，只有簡單的加減法及簡單的邏輯運(yùn)算，所以將設(shè)計(jì)的重點(diǎn)放在 MPU 的設(shè)計(jì)上，重點(diǎn)考慮數(shù)據(jù)通路以及控制通路。 MCU 系統(tǒng)的總體構(gòu)架如圖 。 圖 3． 2 MCU 的設(shè)計(jì)工具與流程 本次畢業(yè)設(shè)計(jì)是遵循自頂向下的設(shè)計(jì)方法，使用 VHDL 硬件編程語言對設(shè)計(jì)進(jìn)行編程。整個 MCU 系統(tǒng)的源碼是在 Altera 公司的 QuartusII 集成軟件開發(fā)平臺完成的。時序仿真和功能仿真是在 Modelsim 仿真工具下完成的。 首先，根據(jù) MCU 系統(tǒng)的總體設(shè)計(jì)思路，用 VHDL 硬件描述語言對整個系統(tǒng)的所有功能 本 科 畢 業(yè) 設(shè) 計(jì) 第 14 頁 共 36 頁 模塊進(jìn)行設(shè)計(jì)，然后利用 Modelsim 仿真工具對設(shè)計(jì)的各模塊進(jìn)行仿真，并得到符合設(shè)計(jì)規(guī)則的仿真波形圖。 3． 3 MCU 的各模塊劃分 本次畢業(yè)設(shè)計(jì)的 MCU 系統(tǒng)主要包括程序計(jì)數(shù)器模塊（ PC）、輸入模塊（ MAR）、指令寄存器模塊（ IR）、控制器模塊（ CU）、累加器模塊（ ACC）、加減法及邏輯運(yùn)算器模塊（ ALU）和 B 寄存器模塊等。下面將逐個詳細(xì)介紹設(shè)計(jì)過程以及各模塊的仿真結(jié)果。 程序計(jì)數(shù)器模塊 圖 如圖 為程序計(jì)數(shù)器模塊實(shí)現(xiàn)后的實(shí)體圖。它是一個十六位的計(jì)數(shù)器，計(jì)數(shù)范圍從0到 15。主要功能是記錄下每一個要執(zhí)行的指令地址，并且把該地址傳送至 MAR寄存器存放。程序計(jì)數(shù)器的部分主要 VHDL 語言描述如下。 if(Clk39。event and Clk=39。139。)then if C5=39。139。 then temp:=temp+1。 elsif C9=39。139。 then temp:=In_MBR(7 downto 0)。 else null。 end if。 Out_MAR=temp。 end if。 從上面的程序中可以看出， 程序計(jì)數(shù)器的時鐘觸發(fā)邊沿是上升沿，指令的地址可以 本 科 畢 業(yè) 設(shè) 計(jì) 第 15 頁 共 36 頁 由以下兩種方法形成：一個是順序執(zhí)行的情況，另一個是遇到要改變順序執(zhí)行程序的情況，例如執(zhí)行 JMP 指令后，需要形成新的指令地址。下面就詳細(xì)說明 PC 地址是如何建立的。復(fù)位后，指令指針為零，即每次 MCU 重新啟動將從 ROM 的零地址開始讀取指令并執(zhí)行。每條指令執(zhí)行完需要用兩個時鐘，這時計(jì)數(shù)器已被增 2，指向下一條指令。如果正執(zhí)行的指令是跳轉(zhuǎn)語句，這時 MCU 狀態(tài)控制器將會輸出進(jìn)位信號，通過 C9 口進(jìn)入程序計(jì)數(shù)器。程序計(jì)數(shù)器將裝入目標(biāo)地址，而不是增 2。 如圖 是 Modelsim 下程序計(jì)數(shù)器的仿真波形圖。 圖 MAR 輸入模塊 圖 如圖 為 MAR 輸入模塊實(shí)現(xiàn)后的實(shí)體圖。這一模塊分為 MAR、 MBR 兩部分，一個是接受由輸入部分輸入到 RAM 內(nèi)存的外部程序和數(shù)據(jù)，另一部分是用來在 MCU執(zhí)行上述所加載的程序時，暫存下一個要執(zhí)行的指令地址。 MAR 的部分主要 VHDL 語言描述如下。 begin MBR VHDL 語言描述 本 科 畢 業(yè) 設(shè) 計(jì) 第 16 頁 共 36 頁 begin if(Clk39。event and Clk=39。139。)then if C2=39。139。 then temp=In_Memory。 elsif C10=39。139。 then temp=In_ACC。 else null。 end if。 end if。 end process。 MAR VHDL 語言描述 begin if Clk39。event and Clk=39。039。 then if In_PC=00000000 then Out_MEMORY=In_PC。 elsif C4=39。139。 then Out_MEMORY=In_MBR(7 downto 0)。 elsif C8=39。139。 then Out_MEMORY=In_PC。 end if。 end if。 從上面的兩組程序中可以看出， MBR 的觸發(fā)邊沿是上升沿，當(dāng) clk=1 時 MBR開始接受輸入到 RAM 的數(shù)據(jù)。 C2和 C10 控制線分別控制數(shù)據(jù)的來源，當(dāng) C2為 1時 MBR接受由RAM 傳送的數(shù)據(jù)，當(dāng) C10 為 1 時， MBR 接受由累加器 ACC 傳送的數(shù)據(jù)。然后把接受的數(shù)據(jù)傳送至下一級寄存器。 MAR 的觸發(fā)