【文章內(nèi)容簡介】 本 論 文 設(shè)計 的自 動 售 貨 機控制系 統(tǒng) 主要可以 實現(xiàn) 投 幣處 理 、 計 算投 幣總額 、 輸 出商品， 輸 出找零等功能 ，以 滿足顧客的需求。 黃山學院本科畢業(yè)論文 9 3 Max+PlusⅡ 設(shè)計過程 Max+PlusⅡ 的介紹 Max+plusⅡ 是 Altera 公司提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大可編程邏輯器件的供應(yīng)商之一。 Max+plusⅡ 界面友好，使用便捷，被譽為業(yè)界最易用易學的 EDA 軟件。在 Max+plusⅡ 上可以完成設(shè)計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，是設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程 [8]。 1. Max+plusⅡ 開發(fā)系統(tǒng)的特點 (1)開放的界面 :Max+plusⅡ 支持與 Cadence， Exemplarlogic， Mentor Graphics，Synplicty， Viewlogic 和其它公司所提供的 EDA 工具接口。 (2)與結(jié)構(gòu)無關(guān) :Max+plusⅡ 系統(tǒng)的核心 Complier 支 持 Altera 公司的 FLEX10K、FLEX8000、 FLEX6000、 MAX9000、 MAX7000、 MAX5000 和 Classic 可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計環(huán)境。 (3)完全集成化 :Max+plusⅡ 的設(shè)計輸入、處理與較驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動 態(tài)調(diào)試、縮短開發(fā)周期。 (4)豐富的設(shè)計庫 :Max+plusⅡ 提供豐富的庫單元供設(shè)計者調(diào)用，其中包括 74 系列的全部器件和多種特殊的邏輯功能（ MacroFunction）以及新型的參數(shù)化的兆功能（ MageFunction）。 (5)模塊化工具 :設(shè)計人員可以從各種設(shè)計輸入、處理和較驗選項中進行選擇從而使設(shè)計環(huán)境用戶化。 (6)硬件描述語言（ HDL） :Max+plusⅡ 軟件支持各種 HDL 設(shè)計輸入選項，包括VHDL、 Verilog HDL 和 Altera 自己的硬件描述語言 AHDL。 (7)Opencore 特征 :Max+plusⅡ 軟件具有開放核的特點，允許設(shè)計人員添加自己認為有價值的宏函數(shù) [9]。 2. Max+plusⅡ 功能簡介 (1)原理圖輸入（ Graphic Editor） : Max+PlusⅡ 軟件具有圖形輸入能力 ,用戶可以方便的使用圖形編輯器輸入電路圖。 (2)硬件描述語言輸入（ Text Editor） : Max+PlusⅡ 軟件中有一個集成的文本編輯器 ,該編輯器支持 VHDL,AHDL和 Verilog硬件描述語言的輸入 ,同時還有一個語言模板使輸入程序語言更加方便 ,該軟件可以對這些程序語言進行編譯并形成可以下載配置數(shù)據(jù)。 (3)波形編輯器（ Waveform Editor） :在進行邏輯電路的行為仿真時，需要在所設(shè)計電路的輸入端加入一定的波形，波形編輯器可以生成和編輯仿真用的波形（ *.SCF文件），使用該編輯器的工具條可以容易方便的生成波形和編輯波形。 黃山學院本科畢業(yè)論文 10 (4)管腳（底層）編輯窗口（ Floorplan Editor） ：該窗口用于將已設(shè)計好邏輯電路的輸入輸出節(jié)點賦予實際芯片的引腳 ,通過鼠標的拖拉，方便的定義管腳的功能。 (5)自動錯誤定位 :在編譯源文件的過程中，若源文件有錯誤， Max+PlusⅡ 軟件可以自動指出錯誤類型和錯 誤所在的位置。 (6)邏輯綜合與適配 :該軟件在編譯過程中，通過邏輯綜合 (Logic Synthesizer)和適配 (Fitter) 模塊 ,可以把最簡單的邏輯表達式自動的吻合在合適的器件中。 (7)設(shè)計規(guī)則檢查 :選取 Compile\Processing\Design Doctor 菜單，將調(diào)出規(guī)則檢查醫(yī)生，該醫(yī)生可以按照三種規(guī)則中的一個規(guī)則檢查各個設(shè)計文件，以保證設(shè)計的可靠性。一旦選擇該菜單，在編譯窗口將顯示出醫(yī)生，用鼠標點擊醫(yī)生，該醫(yī)生可以告訴你程序文件的健康情況。 (8)多器件劃分（ Partitioner） :如果設(shè)計不能完全裝入一個器件，編譯器中的多器件劃分模塊，可自動的將一個設(shè)計分成幾個部分并分別裝入幾個器件中，并保證器件之間的連線最少。 (9)編程文件的產(chǎn)生 :編譯器中的裝配程序 (Assembler)將編譯好的程序創(chuàng)建一個或多個編程目標文件： EPROM 配置文件（ *.POF） 例如 ,MAX7000Ｓ 系列 ,SRAM文件（ *.SCF） 例如 ,FLEX8000 系列的配置芯片 EPROM ,JEDEC 文件 (*.JED),十六進制文件 (*.HEX),文本文件 (*.TTF),串行 BIT 流文件 (*.SBF)。 (10)仿真 :當設(shè)計文件被編譯好 ,并在波形編輯器中將輸入波形編輯完畢后 ,就可以進行行為仿真了 ,通過仿真可以檢驗設(shè)計的邏輯關(guān)系是否準確。 (11)分析時間（ Analyze Timing） :該功能可以分析各個信號到輸出端的時間延遲 ,可以給出延遲矩陣和最高工作頻率。 (12)器件編程 :當設(shè)計全部完成后 ,就可以將形成的目標文件下載到芯片中 ,實際驗證設(shè)計的準確性 [10]。 3. Max+plusⅡ 的設(shè)計流程 （ 1）設(shè)計準備在對可編程邏輯器件的芯片進行設(shè)計之前，首先要進行方案論證、系統(tǒng)設(shè)計和器件選擇等設(shè)計準備工作。設(shè)計者首先要根據(jù)任 務(wù)要求，如系統(tǒng)所完成的功能及復雜程度，對工作速度和器件本身的資源、成本及連線的可布通性等方面進行權(quán)衡，選擇合適的設(shè)計方案。 （ 2）設(shè)計輸入：設(shè)計者將所設(shè)計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表現(xiàn)出來，并送入計算機的過程稱為設(shè)計輸入。設(shè)計輸入通常有以下幾種方式。 1） 原理圖輸入方式 2） 硬件描述語言輸入方式 3） 波形輸入方式 4） 層次化設(shè)計輸入方式 黃山學院本科畢業(yè)論文 11 （ 3）項目編譯（設(shè)計處理）這是器件設(shè)計中的核心環(huán)節(jié)。在設(shè)計處理過程中，編譯軟件將對設(shè)計輸入文件進行邏輯化簡 、綜合和優(yōu)化，并適當?shù)赜靡黄蚨嗥骷詣舆M行適配，最后產(chǎn)生編程用的編程文件。 （ 4）仿真和定時分析（項目校驗）：設(shè)計項目的校驗包括設(shè)計項目的仿真（功能仿真）、定時分析兩個部分。一個設(shè)計項目在編譯完成后只能為項目創(chuàng)建一個編程文件，但并不能保證是否真正達到了用戶的設(shè)計要求，如邏輯功能和內(nèi)部時序要求等。所以在器件編程之前應(yīng)進行全面模擬檢測和仿真調(diào)試，以確保其設(shè)計項目在各種可能的情況下正確響應(yīng)和正常工作，這就是項目校驗（仿真調(diào)試）的必要性。 Max+plusⅡ 提供的設(shè)計校驗過程包括仿真和定時分析，項目編譯后，為確保 設(shè)計無誤 ,再用專門軟件進行仿真。如果發(fā)現(xiàn)了錯誤，則對設(shè)計輸入進行部分修改直至無誤 [11]。 各模塊的 VHDL 設(shè)計 下面是 VHDL 程序的說明： 文件名： 。 功能：貨物信息存儲，進程控制，硬幣處理，余額計算，顯示等功能。 說明：顯示的錢數(shù) coin 的以 5 角為單位。 library ieee。 use 。 use 。 use 。 entity PL_auto1 is port ( clk:in std_logic。 系統(tǒng)時鐘 set,get,sel,finish: in std_logic。 設(shè)定、買、選擇、完成信號 coin0,coin1: in std_logic。 5 角硬幣、 1 元硬幣 price,quantity :in std_logic_vector(3 downto 0)。 價格、數(shù)量數(shù)據(jù) item0 , act:out std_logic_vector(3 downto 0)。 顯示、開關(guān)信號 y0,y1 :out std_logic_vector(6 downto 0)。 錢數(shù)、商品數(shù)量顯示數(shù)據(jù) act10,act5 :out std_logic)。 1 元硬幣、 5 角硬幣 end PL_auto1。 architecture behav of PL_auto1 is type ram_type is array(3 downto 0)of std_logic_vector(7 downto 0)。 signal r